Mostrar código-fonte de PCI Express

{{Info
| titulo              = PCI Express
| imagem             = File:PCI Express.svg
| tópico2  = Ano de criação: | dados2 =2003
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| tópico4 = Substitui |dados4 = {{Hlist|[[Accelerated Graphics Port|AGP]]|[[Peripheral Component Interconnect|PCI]]|[[PCI-X]]}}
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| tópico7 = Velocidade |dados7 = Dual simplex <small>(em cada direção)</small>; exemplos em pista única (x1) e 16 pistas (x16):
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  | '''Versão 6.0:''' {{Nowrap|64 GT/s}}
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  | '''Versão 7.0:''' {{Nowrap|128 GT/s}}
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}}
| tópico8 = Estilo |dados8 = [[Comunicação serial|Serial]]
| tópico9 = Interface de Hotplug  |dados9    = Sim <small>(com ExpressCard, OCuLink, CFexpress ou U.2)</small>
| tópico10 = Interface externa   |dados10   = Sim <small>(com cabeamento externo OCuLink ou PCI Express)</small>
| tópico11 = Site oficial  |dados11  = [https://pcisig.com/ pcisig.com/]
}}
[[File:PCIeX16andX1OnAsusH81MKMB.jpg|thumb|Dois tipos de slot PCIe em uma placa-mãe Asus H81M-K]]
[[File:PCI-E & PCI slots on DFI LanParty nF4 SLI-DR 20050531.jpg|thumb|Vários slots em uma [[placa-mãe]] de computador, de cima para baixo: {{unordered list
 | PCI Express x4
 | PCI Express x16
 | PCI Express x1
 | PCI Express X16
 | [[Peripheral Component Interconnect|PCI]] convencional (32 bits, 5 V)
}}]]
'''PCI Express''' ('''Peripheral Component Interconnect Express'''), oficialmente abreviado como '''PCIe''' ou '''PCI-e''',<ref name="s5NDG">{{citar livro |chapter=PCI express and advanced switching: Evolutionary path to building next generation interconnects |pages=21–29 |doi=10.1109/CONECT.2003.1231473 |data=Agosto de 2003 |titulo=11th Symposium on High Performance Interconnects, 2003. Proceedings. |ultimo1=Mayhew |primeiro1=D. |ultimo2=Krishnan |primeiro2=V. |isbn=0-7695-2012-X |s2cid=7456382}}</ref> é um padrão de [[Placa de expansão|barramento de expansão]] de [[computador]] [[Comunicação serial|serial]] de alta velocidade, projetado para substituir os antigos padrões de barramento [[Peripheral Component Interconnect|PCI]], [[PCI-X]] e [[Accelerated Graphics Port|AGP]]. É a interface de [[placa-mãe]] usual para [[Placa de vídeo|placas gráficas]] de computadores pessoais, [[Adaptador de host|controladores]] de [[Unidade de disco rígido|disco rígido]], [[Unidade de estado sólido|SSDs]], conexões de hardware [[Wi-Fi]] e [[Ethernet]].<ref name="DQmzv">{{citar web |url=https://www.pcmag.com/encyclopedia/term/48998/pci-express |titulo=Definition of PCI Express|work= PCMag|arquivourl=https://web.archive.org/web/20160306154603/http://www.pcmag.com/encyclopedia/term/48998/pci-express|arquivodata=6 de março de 2016}}</ref> O PCIe tem inúmeras melhorias em relação aos padrões mais antigos, incluindo maior taxa de transferência máxima do barramento do sistema, menor contagem de pinos de E/S e menor espaço físico, melhor dimensionamento de desempenho para dispositivos de barramento, um mecanismo de detecção e relatório de erros mais detalhado (Relatório avançado de erros, AER),<ref name="gf9Lm">{{citar web |publisher= Fedora project |url= http://ols.fedoraproject.org/OLS/Reprints-2007/zhang-Reprint.pdf |titulo= Enable PCI Express Advanced Error Reporting in the Kernel |work= Proceedings of the Linux Symposium |primeiro1= Yanmin |ultimo1= Zhang |primeiro2 = T Long |ultimo2= Nguyen |data= Junho 2007 |urlmorta=sim |arquivourl= https://web.archive.org/web/20160310074031/https://ols.fedoraproject.org/OLS/Reprints-2007/zhang-Reprint.pdf |arquivodata = 2016-03-10 |acessodata= 23 de outubro de 2022}}</ref> e funcionalidade nativa de [[Hot swapping|hot swap]]. Revisões mais recentes do padrão PCIe fornecem suporte de hardware para virtualização de E/S.

A interface elétrica PCI Express é medida pelo número de pistas simultâneas.<ref name="sxOen">https://www.hyperstone.com Flash Memory Form Factors – The Fundamentals of Reliable Flash Storage, Retrieved 19 April 2018</ref> (Uma pista é uma única linha de envio/recebimento de dados. A analogia é uma rodovia com tráfego em ambas as direções.) A interface também é usada em vários outros padrões - mais notavelmente na interface de placa de expansão de [[laptop]] chamada ExpressCard. Também é usado nas interfaces de armazenamento de Sata Express, U.2 (SFF-8639) e [[M.2]].

As especificações de formato são mantidas e desenvolvidas pelo [[PCI-SIG]] (PCI Special Interest Group) - um grupo de mais de 900 empresas que também mantém as especificações [[Peripheral Component Interconnect|convencionais do PCI]].

== Arquitetura ==
[[File:Example PCI Express Topology.svg|thumb|right|upright=1.25|Exemplo da topologia PCI Express:<br />as "caixas de junção" brancas representam as portas downstream do dispositivo PCI Express, enquanto as cinzas representam as portas upstream.<ref name="pcie-basics">{{citar web |url= http://www.pcisig.com/developers/main/training_materials/get_document?doc_id=4e00a39acaa5c5a8ee44ebb07baba982e5972c67 |titulo= PCI Express Basics |data= 2007-08-21 |acessodata= 23 de outubro de 2022 |author= Ravi Budruk |publisher= [[PCI-SIG]] |format= PDF |urlmorta=sim |arquivourl= https://web.archive.org/web/20140715120034/http://www.pcisig.com/developers/main/training_materials/get_document?doc_id=4e00a39acaa5c5a8ee44ebb07baba982e5972c67 |arquivodata= 2014-07-15}}</ref>{{rp|7}}]]
[[File:RouterBOARD RB14e, top view.jpg|thumb|right|upright=1.25|Placa PCI Express x1 contendo um switch PCI Express (coberto por um pequeno [[Dissipador de energia térmica|dissipador de calor]]), que cria vários endpoints a partir de um endpoint e permite que vários dispositivos o compartilhem]]

[[File:PCie lanes.jpg|thumb|right|Os slots PCIe em uma placa-mãe geralmente são rotulados com o número de pistas PCIe que eles possuem. Às vezes, o que pode parecer um slot grande pode ter apenas algumas pistas. Por exemplo, um slot x16 com apenas 4 pistas PCIe é bastante comum.<ref>{{citar web |titulo=What are PCIe Slots and Their Uses |data=18 de maio de 2021 |url=https://pcguide101.com/motherboard/what-are-pcie-slots/ |publisher=PC Guide 101 |acessodata=11 de outubro de 2022}}</ref>]]

Conceitualmente, o barramento PCI Express é uma substituição serial de alta velocidade do antigo barramento PCI/PCI-X.<ref name="howstuffworks1">{{citar web |url= http://computer.howstuffworks.com/pci-express.htm |work= How Stuff Works |titulo= How PCI Express Works |acessodata= 23 de outubro de 2022 |urlmorta=não |arquivourl= https://web.archive.org/web/20091203053924/http://computer.howstuffworks.com/pci-express.htm |arquivodata= 2009-12-03 |data= 2005-08-17}}</ref> Uma das principais diferenças entre o barramento PCI Express e o PCI mais antigo é a topologia do barramento; O PCI usa uma arquitetura de [[barramento]] [[Comunicação paralela|paralelo]] compartilhado, na qual o host PCI e todos os dispositivos compartilham um conjunto comum de endereços, dados e linhas de controle. Em contraste, o PCI Express é baseado na [[Topologia de rede|topologia]] ponto a ponto, com links seriais separados conectando cada dispositivo ao complexo raiz(hospedeiro). Por causa de sua topologia de barramento compartilhado, o acesso ao barramento PCI mais antigo é arbitrado (no caso de vários mestres) e limitado a um mestre por vez, em uma única direção. Além disso, o esquema de clock PCI mais antigo limita o clock do barramento ao periférico mais lento no barramento (independentemente dos dispositivos envolvidos na transação do barramento). Em contraste, um link de barramento PCI Express suporta comunição [[Duplex#Full-duplex|full-duplex]] entre quaisquer dois terminais, sem limitação inerente ao acesso simultâneo em vários terminais.

Em termos de protocolo de barramento, a comunicação PCI Express é encapsulada em pacotes. O trabalho de empacotamento e desempacotamento de dados e tráfego de mensagens de status é tratado pela camada de transação da porta PCI Express (descrita posteriormente). Diferenças radicais na sinalização elétrica e no protocolo de barramento exigem o uso de um fator de forma mecânico diferente e conectores de expansão (e, portanto, novas placas-mãe e novas placas adaptadoras); Os slots PCI e os slots PCI Express não são intercambiáveis. No nível do software, o PCI Express preserva a [[Compatibilidade reversa|compatibilidade]] com o PCI; software de sistema PCI legado pode detectar e configurar dispositivos PCI Express mais recentes sem suporte explícito para o padrão PCI Express, embora os novos recursos PCI Express sejam inacessíveis.

O link PCI Express entre dois dispositivos pode variar em tamanho de uma a 16 pistas. Em um link de várias vias, os dados do pacote são distribuídos pelas vias e a taxa de transferência de dados de pico é dimensionada com a largura geral do link. A contagem de pistas é negociada automaticamente durante a inicialização do dispositivo e pode ser restringida por qualquer ponto final. Por exemplo, uma placa PCI Express de pista única (x1) pode ser inserida em um slot de várias pistas (x4, x8, etc.), e o ciclo de inicialização negocia automaticamente a contagem mais alta de pistas mutuamente suportadas. O link pode se configurar dinamicamente para usar menos pistas, fornecendo uma tolerância a falhas caso haja pistas ruins ou não confiáveis. O padrão PCI Express define larguras de link de x1, x2, x4, x8 e x16. Até e incluindo os links PCIe 5.0, x12 e x32 também foram definidos, mas nunca usados.<ref name="4TrCr">{{Citation |titulo=PCI Express Base Specification, Revision 2.1. | chapter=4.2.4.9. Link Width and Lane Sequence Negotiation |data=4 de março de 2009}}</ref> Isso permite que o barramento PCI Express atenda tanto a aplicativos de custo-benefício onde não é necessária alta taxa de transferência, quanto a aplicativos de desempenho crítico, como gráficos 3D, rede ([[Ethernet 10 Gigabit|10 Gigabit Ethernet]] ou [[Gigabit Ethernet]] multiporta) e armazenamento corporativo ([[Serial Attached SCSI|SAS]] e [[Fibre channel]]). Slots e conectores são definidos apenas para um [[subconjunto]] dessas larguras, com larguras de link intermediárias usando o próximo tamanho de slot físico maior.

Como ponto de referência, um dispositivo PCI-X (133 MHz [[64 bits]]) e um dispositivo PCI Express 1.0 usando quatro pistas (x4) têm aproximadamente a mesma taxa de transferência de direção única de pico de 1064 MB/s. O barramento PCI Express tem o potencial de ter um desempenho melhor do que o barramento PCI-X nos casos em que vários dispositivos estão transferindo dados simultaneamente ou se a comunicação com o periférico PCI Express for bidirecional.

=== Interconexão ===
[[File:PCI Express Terminology.svg|thumb|right|Um link PCI Express entre dois dispositivos consiste em uma ou mais pistas, que são canais [[Duplex#Full-duplex|dual simplex]] usando dois pares de sinalização diferencial.<ref name="pcie-basics" />{{rp|3}}]]

Os dispositivos PCI Express se comunicam por meio de uma conexão lógica chamada de ''interconexão''<ref name="faq1">{{citar web |url= http://www.pcisig.com/news_room/faqs/faq_express/ |titulo= PCI Express Architecture Frequently Asked Questions |publisher= PCI-SIG |acessodata= 23 de outubro de 2022 |urlmorta=sim |arquivourl= https://web.archive.org/web/20081113163608/http://www.pcisig.com/news_room/faqs/faq_express/ |arquivodata= 13 de novembro de 2008}}</ref> ou ''link''. Um link é um canal de comunicação ponto a ponto entre duas portas PCI Express permitindo que ambas enviem e recebam solicitações PCI comuns (configuração, E/S ou leitura/gravação de memória) e [[Interrupção|interrupções]] (INTx, MSI ou MSI-X). No nível físico, um link é composto por uma ou mais ''pistas''.<ref name="faq1" /> Periféricos de baixa velocidade (como uma placa [[Wi-Fi]] 802.11) usam um link de pista única (x1), enquanto um adaptador gráfico normalmente usa um link de 16 pistas (x16) muito mais amplo e, portanto, mais rápido.

=== Linha ===
Uma pista é composta por dois pares de sinalização diferencial, sendo um par para recepção de dados e outro para transmissão. Assim, cada pista é composta por quatro fios ou [[Circuito impresso|traços de sinal]]. Conceitualmente, cada pista é usada como um [[Fluxo de bits|fluxo de bytes]] [[Duplex#Full-duplex|full-duplex]], transportando pacotes de dados em formato "byte" de oito bits simultaneamente em ambas as direções entre os terminais de um link.<ref name="2Nt8T">{{citar web |work= Interface bus |url= http://www.interfacebus.com/Design_Connector_PCI_Express.html |titulo= PCI Express Bus |acessodata= 23 de outubro de 2022 |urlmorta=sim |arquivourl= https://web.archive.org/web/20071208162241/http://www.interfacebus.com/Design_Connector_PCI_Express.html |arquivodata= 2007-12-08}}</ref> Os links físicos PCI Express podem conter 1, 4, 8 ou 16 vias.<ref name="Gchhw">32 lanes are defined by the ''PCIe Base Specification'' up to PCIe 5.0 but there's no card standard in the ''PCIe Card Electromechanical Specification'' and that lane number was never implemented.</ref><ref name="pcie-basics" />{{rp|4,5}}<ref name="faq1" /> As contagens de pistas são escritas com um prefixo "x" (por exemplo, "x8" representa um cartão ou slot de oito pistas), sendo x16 o maior tamanho de uso comum.<ref name="odC7t">{{citar web |url= http://zone.ni.com/devzone/cda/tut/p/id/3767 |titulo= PCI Express – An Overview of the PCI Express Standard | work= Developer Zone |publisher= National Instruments |data= 2009-08-13 |acessodata= 23 de outubro de 2022 |urlmorta=sim |arquivourl= https://web.archive.org/web/20100105163040/http://zone.ni.com/devzone/cda/tut/p/id/3767 |arquivodata= 2010-01-05}}</ref>
<ref name="P7MD8">{{citar web |url=https://pcgearlab.com/motherboard/what-are-pcie-slots/ |titulo=What are PCIe Slots? |ultimo=Qazi |primeiro=Atif|website=PC Gear Lab |acessodata=8 de abril de 2020}}</ref> Os tamanhos das pistas também são referidos pelos termos "largura" ou "por", por exemplo, um slot de oito pistas pode ser referido como "por 8" ou como "8 pistas de largura".

Para tamanhos de cartões mecânicos, veja [[#Fatores de forma|abaixo]].

=== Barramento serial ===
A arquitetura de [[barramento]] serial vinculado foi escolhida em relação ao barramento paralelo tradicional devido às limitações inerentes deste último, incluindo operação [[Duplex#Half-duplex|half-duplex]], contagem de sinal em excesso e largura de banda inerente menor devido à distorção de tempo. A distorção de tempo resulta de sinais elétricos separados dentro de uma interface paralela viajando através de condutores de diferentes comprimentos, em camadas de [[Circuito impresso|placas de circuito impresso]] (PCB) potencialmente diferentes e em velocidades de sinal possivelmente diferentes. Apesar de ser transmitido simultaneamente como uma única [[Palavra (ciência da computação)|palavra]], os sinais em um interface paralela têm diferentes durações de viagem e chegam aos seus destinos em momentos diferentes. Quando o período de clock da interface é menor que a maior diferença de tempo entre as chegadas do sinal, a recuperação da palavra transmitida não é mais possível. Como a distorção de tempo em um barramento paralelo pode chegar a alguns nanossegundos, a limitação de larguda de banda resultante está na faixa de centenas de megahertz.

[[File:PCIe vs PCI.gif|thumb|right|'''Topologias altamente simplificadas''' da interface compartilhada PCI herdada (paralela) e da interface ponto a ponto serial PCIe<ref name="P7MD8" />]]

Uma interface serial não exibe distorção de tempo porque há apenas um sinal diferencial em cada direção dentro de cada pista e não há sinal de clock externo, pois as informações de clock estão incorporadas no próprio sinal serial. Como tal, as limitações típicas de largura de banda em sinais seriais estão na faixa de vários gigahertz. PCI Express é um exemplo da tendência geral de substituir barramentos paralelos por interconexões seriais; outros exemplos incluem [[Serial ATA]] (SATA), [[USB]], [[Serial Attached SCSI]] (SAS), [[FireWire]] (IEEE 1394) e RapidIO. Em vídeo digital, exemplos de uso comum são [[Digital Visual Interface|DVI]], [[High-Definition Multimedia Interface|HDMI]] e [[DisplayPort]].

O design serial multicanal aumenta a flexibilidade com sua capacidade de alocar menos pistas para dispositivos mais lentos.

== Fatores de forma ==
=== PCI Express (padrão) ===
[[File:Intel P3608 NVMe flash SSD, PCI-E add-in card.jpg|thumb|SSD flash Intel P3608 NVMe, placa complementar PCI-E|alt=]]
Uma placa PCI Express cabe em um slot de seu tamanho físico ou maior (com x16 como o maior usado), mas pode não caber em um slot PCI Express menor; por exemplo, um cartão x16 pode não caber em um slot x4 ou x8. Alguns slots usam soquetes abertos para permitir cartões fisicamente mais longos e negociar a melhor conexão elétrica e lógica disponível.

O número de pistas realmente conectadas a um slot também pode ser menor do que o número suportado pelo tamanho do slot físico. Um exemplo é um slot x16 executado em x4, que aceita qualquer placa x1, x2, x4, x8 ou x16, mas fornece apenas quatro pistas. Sua especificação pode ser lida como "x16 (modo x4)", enquanto a notação "mecânica @ elétrica" (por exemplo, "x16 @ x4") também é comum.{{carece de fontes}} A vantagem é que tais slots podem acomodar uma gama maior de placas PCI Express sem exigir hardware da placa-mãe para suportar a taxa de transferência total. Os tamanhos mecânicos padrão são x1, x4, x8 e x16. Cartões com um número diferente de pistas precisam usar o próximo tamanho mecânico maior (ou seja, um cartão x2 usa o tamanho x4 ou um cartão x12 usa o tamanho x16).

Os próprios cartões são projetados e fabricados em vários tamanhos. Por exemplo, [[Unidade de estado sólido|unidades de estado sólido]] (SSDs) que vêm na forma de placas PCI Express geralmente usam [[Peripheral Component Interconnect|HHHL]] (meia altura, metade do comprimento) e FHHL (altura total, metade do comprimento) para descrever as dimensões físicas da placa.<ref name="8AKZj">{{citar web |url=http://www.nvmexpress.org/blog/new-pcie-form-factor-enables-greater-pcie-ssd-adoption/ |data=12 de junho de 2012 |titulo=New PCIe Form Factor Enables Greater PCIe SSD Adoption |work=NVM Express |urlmorta=não |arquivourl=https://web.archive.org/web/20150906180730/http://www.nvmexpress.org/blog/new-pcie-form-factor-enables-greater-pcie-ssd-adoption/ |arquivodata=6 de setembro de 2015}}</ref><ref name="c1yve">{{citar web |url=http://www.storagereview.com/memblaze_pblaze4_aic_nvme_ssd_review |data=21 de dezembro de 2015 |titulo=Memblaze PBlaze4 AIC NVMe SSD Review |work=StorageReview}}</ref>

{| class="wikitable"
|-
! rowspan=2" | Tipo de placa PCI
! colspan="2" | Dimensões altura × comprimento × largura, máximo
|-
! milímetros (mm)
! dentro
|-
| Comprimento total
| 111.15 × 312.00 × 20.32
| 4.376 × 12.283 × 0.8
|-
| Metade do comprimento
| 111.15 × 167.65 × 20.32
| 4.376 × {{0}}6.600 × 0.8
|-
| Perfil baixo/fino
| {{0}}68.90 × 167.65 × 20.32
| 2.731 × {{0}}6.600 × 0.8
|}

==== Fatores de forma de placa de vídeo não padrão ====
[[Placa de vídeo|Placas de vídeo]] para jogos modernas (desde c.2012<ref name="j6TTS">{{citar web|url=https://www.techradar.com/news/gaming/19-graphics-cards-that-shaped-the-future-of-gaming-1289666|titulo=19 graphics cards that shaped the future of gaming|primeiro=Kane |ultimo=Fulton|website=TechRadar|data=20 de julho de 2015}}</ref>) geralmente excedem a altura e a espessura especificadas no padrão PCI Express, devido à necessidade de ventoinhas de resfriamento mais capazes e mais silenciosas, pois as placas de vídeo para jogos geralmente emitem centenas de watts de calor.<ref name="RAreG">{{citar web|url=https://www.eurogamer.net/articles/digitalfoundry-2020-nvidia-geforce-rtx-3080-review|titulo=Nvidia GeForce RTX 3080 review: welcome to the next level|primeiro=Richard|ultimo=Leadbetter|website=[[Eurogamer]]|data=16 de setembro de 2020}}</ref> Os gabinetes de computadores modernos geralmente são mais largos para acomodar esses cartões mais altos, mas nem sempre. Como os cartões de comprimento total (312 mm) são incomuns, os estojos modernos às vezes não podem caber neles. A espessura dessas placas também normalmente ocupa o espaço de 2 slots PCIe. De fato, até mesmo a metodologia de como medir os cartões varia entre os fornecedores, com alguns incluindo o tamanho do suporte de metal nas dimensões e outros não.

Por exemplo, uma placa Sapphire 2020 mede 135 de largura (excluindo o suporte de metal), que excede a altura padrão PCIe em 28 mm.<ref name="E0Tsg">{{citar web|url=https://bit-tech.net/reviews/tech/graphics/sapphire-radeon-rx-5700-xt-pulse-review/1/|titulo=Sapphire Radeon RX 5700 XT Pulse Review {{!}} bit-tech.net|website=bit-tech.net|language=en|acessodata=23 de outubro de 2022}}</ref> Outra placa da [[XFX]] mede 55 mm de espessura (ou seja, 2,7 slots PCI a 20,32 mm), ocupando 3 slots PCIe.<ref name="mAt96">{{citar web|url=http://xfxforce.com/en-gb/Products/product-category/amd-radeon-rx-5700xt-8gb-thicc-ii-rx-57xt8dfd6|titulo=AMD Radeon™ RX 5700 XT 8GB GDDR6 THICC II – RX-57XT8DFD6|website=xfxforce.com|acessodata=23 de outubro de 2022|arquivourl=https://web.archive.org/web/20190827181339/http://xfxforce.com/en-gb/Products/product-category/amd-radeon-rx-5700xt-8gb-thicc-ii-rx-57xt8dfd6|arquivodata=27 de agosto de 2019}}</ref> A placa de vídeo Asus GeForce RTX 3080 10 GB STRIX GAMING OC é uma placa de dois slots que possui dimensões de 318,5 mm × 140,1 mm × 57,8 mm, excedendo o comprimento, altura e espessura máximos do PCI Express, respectivamente.<ref name="kk3xz">{{citar web|url=https://rog.asus.com/graphics-cards/graphics-cards/rog-strix/rog-strix-rtx3080-o10g-gaming-model/spec|titulo=ROG Strix GeForce RTX 3080 OC Edition 10GB GDDR6X &#124; Graphics Cards|website=rog.asus.com}}</ref>

=== Pinagem ===
A tabela a seguir identifica os condutores em cada lado do [[Slot (informática)|slot]] em uma placa PCI Express. O lado da solda da placa de [[circuito impresso]] (PCB) é o lado A e o lado do componente é o lado B.<ref name="IM1RH">{{citar web|titulo=What is the A side, B side configuration of PCI cards| work=Frequently Asked Questions| publisher=Adex Electronics| year=1998| url=http://www.adexelec.com/faq.htm#pcikeys|acessodata=23 de outubro de 2022|urlmorta=sim|arquivourl=https://web.archive.org/web/20111102042843/http://www.adexelec.com/faq.htm#pcikeys|arquivodata=2 de novembro de 2011}}</ref> Os pinos PRSNT1# e PRSNT2# devem ser um pouco mais curtos do que os demais, para garantir que um cartão hot plug seja totalmente inserido. O pino WAKE# usa voltagem total para ativar o computador, mas deve ser [[Resistor pull-up|puxado para cima]] da energia de espera para indicar que a placa é capaz de ativar.<ref name="PCIe card 2">{{Citation |titulo= PCI Express Card Electromechanical Specification Revision 2.0}}</ref>

{| class="wikitable"
|+ Pinagem do conector PCI Express (variantes x1, x4, x8 e x16)
! Pino !! Lado B !! Lado A !! Descrição
| rowspan=54 |
! Pino !! Lado B !! Lado A !! Descrição
|-
! {{0}}1
|style="background:silver"| +12 V || style="background:#9f9"| PRSNT1# ||align="left"| Deve se conectar ao pino PRSNT2# mais distante
! 50
|style="background:#99f"| HSOp(8) ||style="background:#ff9"| Reservado || rowspan="2" style="text-align:left;"| A pista 8 transmite dados, + e -
|-
! {{0}}2
|style="background:silver"| +12 V ||style="background:silver"| +12 V || rowspan="2" style="text-align:left;"|Pinos de alimentação principal
! 51
|style="background:#99f"| HSOn(8) ||style="background:#999"| Ground
|-
! {{0}}3
|style="background:silver"| +12 V ||style="background:silver"| +12 V
! 52
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(8) || rowspan="2" style="text-align:left;"| A pista 8 recebe dados, + e -
|-
! {{0}}4
|style="background:#999"| Ground ||style="background:#999"| Ground ||
! 53
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(8)
|-
! {{0}}5
|style="background:#fc6"| SMCLK ||style="background:#99f"| TCK || rowspan="5" style="text-align:left;"| Pinos de porta SMBus e [[Joint Test Action Group|JTAG]]
! 54
|style="background:#99f"| HSOp(9) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 9 transmite dados, + e -
|-
! {{0}}6
|style="background:#fc6"| SMDAT ||style="background:#99f"| TDI
! 55
|style="background:#99f"| HSOn(9) ||style="background:#999"| Ground
|-
! {{0}}7
|style="background:#999"| Ground ||style="background:#f9f"| TDO
! 56
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(9) || rowspan="2" style="text-align:left;"| A pista 9 recebe dados, + e -
|-
! {{0}}8
|style="background:silver"| +3.3 V ||style="background:#99f"| TMS
! 57
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(9)
|-
! {{0}}9
|style="background:#99f"| TRST# ||style="background:silver"| +3.3 V
! 58
|style="background:#99f"| HSOp(10) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 10 transmite dados, + e -
|-
! 10
|style="background:silver"|+3.3 V aux ||style="background:silver"| +3.3 V ||align="left"| [[Stand by]]
! 59
|style="background:#99f"| HSOn(10) ||style="background:#999"| Ground
|-
! 11
|style="background:#fc6"| WAKE# ||style="background:#fc6"| PERST# ||align="left"| Reativação de links; reset fundamental{{carece de fontes}}
! 60
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(10) || rowspan="2" style="text-align:left;"| A pista 10 recebe dados, + e -
|-
!colspan=4| Entalhe chave
! 61
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(10)
|-
! 12
|style="background:#fc6"| CLKREQ#<ref name="vj2hg">{{citar web |url= https://pcisig.com/sites/default/files/specification_documents/ECN_L1_PM_Substates_with_CLKREQ_31_May_2013_Rev10a.pdf |titulo= L1 PM Substates with CLKREQ, Revision 1.0a |publisher= PCI-SIG |acessodata= 23 de outubro de 2022|arquivourl=https://web.archive.org/web/20171026082705/https://pcisig.com/sites/default/files/specification_documents/ECN_L1_PM_Substates_with_CLKREQ_31_May_2013_Rev10a.pdf|arquivodata=26 de outubro de 2017}}</ref> ||style="background:#999"| Ground ||align="left"| Sinal de solicitação de clock
! 62
|style="background:#99f"| HSOp(11) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 11 transmite dados, + e -
|-
! 13
|style="background:#999"| Ground ||style="background:#99f"| REFCLK+ ||align="left"| Par diferencial de clock de referência
! 63
|style="background:#99f"| HSOn(11) ||style="background:#999"| Ground
|-
! 14
|style="background:#99f"| HSOp(0) ||style="background:#99f"| REFCLK− || rowspan="2" style="text-align:left;"| A pista 0 transmite dados, + e -
! 64
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(11) || rowspan="2" style="text-align:left;"| A pista 11 recebe dados, + e -
|-
! 15
|style="background:#99f"| HSOn(0) ||style="background:#999"| Ground
! 65
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(11)
|-
! 16
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(0) || rowspan="2" style="text-align:left;"| A pista 0 recebe dados, + e -
! 66
|style="background:#99f"| HSOp(12) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 12 transmite dados, + e -
|-
! 17
|style="background:#9f9"| PRSNT2# ||style="background:#f9f"| HSIn(0)
! 67
|style="background:#99f"| HSOn(12) ||style="background:#999"| Ground
|-
! 18
|style="background:#999"| Ground ||style="background:#999"| Ground ||
! 68
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(12) || rowspan="2" style="text-align:left;"| A pista 12 recebe dados, + e -
|-
|colspan=4| As placas PCI Express x1 terminam no pino 18
! 69
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(12)
|-
! 19
|style="background:#99f"| HSOp(1) ||style="background:#ff9"| Reservado || rowspan="2" style="text-align:left;"| A pista 1 transmite dados, + e -
! 70
|style="background:#99f"| HSOp(13) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 13 transmite dados, + e -
|-
! 20
|style="background:#99f"| HSOn(1) ||style="background:#999"| Ground
! 71
|style="background:#99f"| HSOn(13) ||style="background:#999"| Ground
|-
! 21
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(1) || rowspan="2" style="text-align:left;"| A pista 1 recebe dados, + e -
! 72
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(13) || rowspan="2" style="text-align:left;"| A pista 13 recebe dados, + e -
|-
! 22
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(1)
! 73
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(13)
|-
! 23
|style="background:#99f"| HSOp(2) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 2 transmite dados, + e -
! 74
|style="background:#99f"| HSOp(14) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 14 transmite dados, + e -
|-
! 24
|style="background:#99f"| HSOn(2) ||style="background:#999"| Ground
! 75
|style="background:#99f"| HSOn(14) ||style="background:#999"| Ground
|-
! 25
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(2) || rowspan="2" style="text-align:left;"| A pista 2 recebe dados, + e -
! 76
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(14) || rowspan="2" style="text-align:left;"| A pista 14 recebe dados, + e -
|-
! 26
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(2)
! 77
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(14)
|-
! 27
|style="background:#99f"| HSOp(3) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 3 transmite dados, + e -
! 78
|style="background:#99f"| HSOp(15) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 15 transmite dados, + e -
|-
! 28
|style="background:#99f"| HSOn(3) ||style="background:#999"| Ground
! 79
|style="background:#99f"| HSOn(15) ||style="background:#999"| Ground
|-
! 29
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(3) || rowspan="2" style="text-align:left;"| A pista 3 recebe dados, + e -
! 80
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(15) || rowspan="2" style="text-align:left;"| A pista 15 recebe dados, + e -
|-
! 30
|style="background:#fc6"| PWRBRK#<ref name="YpQVq">{{citar web |url= https://pcisig.com/sites/default/files/specification_documents/Emergency%20Power%20Reduction%20Mechanism%20with%20PWRBRK%20Signal%20ECN.pdf |titulo= Emergency Power Reduction Mechanism with PWRBRK Signal ECN |publisher= PCI-SIG |arquivourl= https://web.archive.org/web/20181109193739/https://pcisig.com/sites/default/files/specification_documents/Emergency%20Power%20Reduction%20Mechanism%20with%20PWRBRK%20Signal%20ECN.pdf |acessodata= 23 de outubro de 2022 |arquivodata= 9 de novembro de 2018}}</ref> ||style="background:#f9f"| HSIn(3)
! 81
|style="background:#9f9"| PRSNT2# ||style="background:#f9f"| HSIn(15)
|-
! 31
|style="background:#9f9"| PRSNT2# ||style="background:#999"| Ground ||rowspan=2|
! 82
|style="background:#ff9"| Reservado ||style="background:#999"| Ground ||
|-
! 32
|style="background:#999"| Ground ||style="background:#ff9"| Reservado
|-
|colspan=4| As placas PCI Express x4 terminam no pino 32
|-
! 33
|style="background:#99f"| HSOp(4) ||style="background:#ff9"| Reservado || rowspan="2" style="text-align:left;"| A pista 4 transmite dados, + e -
|-
! 34
|style="background:#99f"| HSOn(4) ||style="background:#999"| Ground
|-
! 35
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(4) || rowspan="2" style="text-align:left;"| A pista 4 recebe dados, + e -
|-
! 36
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(4)
|-
! 37
|style="background:#99f"| HSOp(5) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 5 transmite dados, + e -
|-
! 38
|style="background:#99f"| HSOn(5) ||style="background:#999"| Ground
|-
! 39
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(5) || rowspan="2" style="text-align:left;"| A pista 5 recebe dados, + e -
|-
! 40
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(5)
|-
! 41
|style="background:#99f"| HSOp(6) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 6 transmite dados, + e -
|-
! 42
|style="background:#99f"| HSOn(6) ||style="background:#999"| Ground
|-
! 43
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(6) || rowspan="2" style="text-align:left;"| A pista 6 recebe dados, + e -
!colspan=4| Legenda
|-
! 44
|style="background:#999"| Ground ||style="background:#f9f"| HSIn(6)
!style="background:#999" colspan=2| Pino Ground (GND)
| colspan="2" style="text-align:left;"| Referência zero volt
|-
! 45
|style="background:#99f"| HSOp(7) ||style="background:#999"| Ground || rowspan="2" style="text-align:left;"| A pista 7 transmite dados, + e -
!style="background:silver" colspan=2| Pino de alimentação
| colspan="2" style="text-align:left;"| Fornece energia para a placa PCIe
|-
! 46
|style="background:#99f"| HSOn(7) ||style="background:#999"| Ground
!style="background:#f9f" colspan=2| Pino do cartão para o host
| colspan="2" style="text-align:left;"| Sinal do cartão para a placa-mãe
|-
! 47
|style="background:#999"| Ground ||style="background:#f9f"| HSIp(7) || rowspan="2" style="text-align:left;"| A pista 7 recebe dados, + e -
!style="background:#99f" colspan=2| Pino do host para o cartão
| colspan="2" style="text-align:left;"| Sinal da placa-mãe para o cartão
|-
! 48
|style="background:#9f9"| PRSNT2# ||style="background:#f9f"| HSIn(7)
!style="background:#fc6" colspan=2| Dreno aberto
| colspan="2" style="text-align:left;"| Pode ser baixado ou detectado por vários cartões
|-
! 49
|style="background:#999"| Ground ||style="background:#999"| Ground ||
!style="background:#9f9" colspan=2| Pino de detecção
| colspan="2" style="text-align:left;"| Amarrados juntos no cartão
|-
|colspan=4| As placas PCI Express x8 terminam no pino 49
!style="background:#ff9" colspan=2| Reservado
| colspan="2" style="text-align:left;"| Não usado atualmente, não conecte
|}

==== Power ====
[[File:PCI Express Power Supply Connector-female PNr°0438.jpg|thumb|right|upright=1.25|Conectores de alimentação de 8 pinos (esquerdo) e 6 pinos (direito) usados em placas PCI Express]]
Todas as placas PCI Express podem consumir 3[[Ampere|A]] em +3,3 V (9,9 W). A quantidade de +12 V e a potência total que podem consumir depende do fator de forma e da função do cartão:<ref name="CEM1.1">''PCI Express Card Electromechanical Specification Revision 1.1''</ref>{{rp|35–36}}<ref name="jArAO">{{Citation |publisher=PCI-SIG |primeiro=Zale |ultimo=Schoenborn |titulo=Board Design Guidelines for PCI Express Architecture |year=2004 |pages=19–21 |url=http://e2e.ti.com/cfs-file/__key/communityserver-discussions-components-files/639/7851.PCIe_5F00_designGuides.pdf#page=19 |urlmorta=não |arquivourl=https://web.archive.org/web/20160327185412/http://e2e.ti.com/cfs-file/__key/communityserver-discussions-components-files/639/7851.PCIe_5F00_designGuides.pdf#page=19 |arquivodata=2016-03-27}}</ref><ref>''PCI Express Base Specification, Revision 1.1'' Page 332</ref>

*placas x1 são limitadas a 0,5 A a +12 V (6 W) e 10 W combinados.
*x4 e placas mais amplas são limitadas a 2,1 A a +12 V (25 W) e 25 W combinados.
*Um cartão x1 de tamanho normal pode consumir até os limites de 25 W após a inicialização e a configuração do software como um dispositivo de alta potência.
*Uma placa gráfica x16 de tamanho normal pode consumir até 5,5 A a +12 V (66 W) e 75 W combinados após a inicialização e configuração do software como um dispositivo de alta potência.<ref name="PCIe card 2" />{{rp|38–39}}

[[File:Powering of PCIe Slot.png|thumb|right|upright=1.25|O principal a fonte de alimentação de 12V para o slot PCIe são os pinos B2, B3 (lado B) e os pinos A2, A3 (lado A). Espera de energia 3,3V são os pinos B10 e A10. As placas PCIe x1 podem receber até as placas gráficas de 25 [[Watt|W]] e x16 podem receber até 75 W, combinados.<ref>{{citar web |data=2022-01-16 |titulo=Where Does PCIe Cables Go – A Guide To Powering Graphics Cards? |url=https://greatpcreview.com/guides/where-does-pcie-cables-go/ |acessodata=15 de outubro de 2022 |language=en-US}}</ref>]]

Conectores opcionais adicionam 75 W (6 pinos) ou 150 W (8 pinos) de alimentação de +12V para até 300 [[Watt|W]] no total (2 × 75 W + 1 × 150 W).

*O pino Sense0 é conectado ao terra pelo cabo ou fonte de alimentação, ou flutua a bordo se o cabo não estiver conectado.
*O pino Sense1 é conectado ao terra pelo cabo ou fonte de alimentação, ou flutua a bordo se o cabo não estiver conectado.

Algumas placas usam dois conectores de 8 pinos, mas isso ainda não foi padronizado a partir de 2018, portanto, essas placas não devem levar o logotipo oficial do PCI Express. Esta configuração permite um total de 375 W (1 × 75 W + 2 × 150 W) e provavelmente será padronizada por PCI-SIG com o padrão PCI Express 4.0.{{carece de fontes}} O conector PCI Express de 8 pinos pode ser confundido com o conector EPS12V, que é usado principalmente para alimentar sistemas SMP e multi-core. Os conectores de alimentação são variantes dos conectores da série Molex Mini-Fit Jr..<ref name="JuErgh">{{citar web|titulo=Mini-Fit® PCI Express®* Wire to Board Connector System|url=https://www.molex.com/pdm_docs/ps/PS-45558-001-001.pdf|acessodata=23 de outubro de 2022}}</ref>

{| class="wikitable"
|+ Números de peça Molex Mini-Fit Jr.<ref name="JuErgh" />
! Pinos
! Fêmea/receptáculo<br />no cabo PS
! Cabeçalho macho/ângulo reto<br />no PCB
|-
|6-pinos
|45559-0002
|45558-0003
|-
|8-pinos
|45587-0004
|45586-0005, 45586-0006
|}
{| class="wikitable"
! colspan=2 | '''Conector de alimentação de 6 pinos (75 W)'''<ref name="o2GFI">''PCI Express x16 Graphics 150W-ATX Specification Revision 1.0''</ref>
| rowspan=10|
! colspan=2 | '''Conector de alimentação de 8 pinos (150 W)'''<ref name="uLc7Q">''PCI Express 225 W/300 W High Power Card Electromechanical Specification Revision 1.0''</ref><ref name="CEM3.0">''PCI Express Card Electromechanical Specification Revision 3.0''</ref><ref name="mcd6L">{{citar web |url=http://kavi.pcisig.com/developers/main/training_materials/get_document?doc_id=fa4ec3357012d69821baa0856011c665ac770768 |titulo=PCIe Electromechanical Updates |author=Yun Ling |data=2008-05-16 |acessodata=23 de outubro de 2022 |urlmorta=sim |arquivourl=https://web.archive.org/web/20151105083550/http://kavi.pcisig.com/developers/main/training_materials/get_document?doc_id=fa4ec3357012d69821baa0856011c665ac770768 |arquivodata=2015-11-05}}</ref>
| rowspan=10|[[File:PCIe6connector.png|thumb|Mapa de pinos do conector de alimentação de 6 pinos]]
[[File:PCIe8connector.png|thumb|mapa de pinos do conector de alimentação de 8 pinos]]
|-
! Pino !! Descrição
! Pino !! Descrição
|-
| 1 || +12 V
| 1 || +12 V
|-
| 2 || {{n/a|Não conectado (geralmente +12 V também)}}
| 2 || +12 V
|-
| 3 || +12 V
| 3 || +12 V
|-
| colspan=2 {{n/a|}}
| 4 || Sense1 (8 pinos conectado{{efn-ua|Quando um conector de 6 pinos é conectado a um receptáculo de 8 pinos, a placa é notificada por um ''Sense1'' ausente de que ela pode usar apenas até 75 W.}})
|-
| 4 || Ground
| 5 || Ground
|-
| 5 || Sense
| 6 || Sense0 (6 pinos ou 8 pinos conectados)
|-
| 6 || Ground
| 7 || Ground
|-
| colspan=2 {{n/a|}}
| 8 || Ground
|}
{{notelist-ua}}

=== PCI Express Mini Card ===
[[File:Intel WM3945ABG MOW2 and its connector 20070216.jpg|thumb|Uma miniplaca [[Rede de área local sem fio|WLAN]] PCI Express e seu conector]]
[[File:MiniPCI and MiniPCI Express cards.jpg|thumb|Placas MiniPCI e MiniPCI Express em comparação]]

'''PCI Express Mini Card''' (também conhecido como '''Mini PCI Express''', '''Mini PCIe''', '''Mini PCI-E''', '''mPCIe''' e '''PEM'''), baseado no PCI Express, é um substituto para o formato Mini PCI. É desenvolvido pelo [[PCI-SIG]]. O dispositivo host suporta conectividade PCI Express e [[USB]] 2.0, e cada placa pode usar qualquer um dos padrões. A maioria dos laptops construídos depois de 2005 usa PCI Express para placas de expansão; no entanto, a partir de 2015, muitos fornecedores estão adotando o formato [[M.2]] mais recente para essa finalidade.

Devido às diferentes dimensões, as miniplacas PCI Express não são fisicamente compatíveis com slots PCI Express de tamanho normal; no entanto, existem adaptadores passivos que permitem que sejam usados em slots de tamanho normal.<ref name="DmwJz">{{citar web |url= http://www.hwtools.net/Adapter/MP1.html |titulo= MP1: Mini PCI Express / PCI Express Adapter |data= 2014-07-18 |acessodata= 23 de outubro de 2022 |website= hwtools.net |urlmorta=não |arquivourl= https://web.archive.org/web/20141003233055/http://www.hwtools.net/Adapter/MP1.html |arquivodata= 2014-10-03}}</ref>

==== Dimensões físicas ====
As dimensões das miniplacas PCI Express são 30 mm × 50,95 mm (largura × comprimento) para uma miniplaca completa. Há um conector de borda de 52 pinos, que consiste em duas linhas escalonadas em um passo de 0,8 mm. Cada linha tem oito contatos, uma lacuna equivalente a quatro contatos e mais 18 contatos. As [[Circuito impresso|placas]] têm espessura de 1,0 mm, excluindo os componentes. Um "Half Mini Card" (às vezes abreviado como HMC) também é especificado, tendo aproximadamente metade do comprimento físico de 26,8 mm.

==== Interface elétrica ====
Os conectores de borda PCI Express Mini Card fornecem várias conexões e barramentos:
*PCI Express x1 (com SMBus)
*USB 2.0
*Fios para LEDs de diagnóstico para status de rede sem fio (ou seja, [[Wi-Fi]]) no [[chassi]] do computador
*[[Cartão SIM]] para aplicativos [[GSM]] e WCDMA (sinais UIM na especificação)
*Extensão futura para outra pista PCIe
*Alimentação de 1,5 V e 3,3 V

==== Variante Mini-SATA (mSATA) ====
[[File:Intel 525 mSATA SSD.jpg|thumb|Um SSD Intel mSATA]]
Apesar de compartilhar o formato Mini PCI Express, um slot mSATA não é necessariamente compatível eletricamente com o Mini PCI Express. Por esse motivo, apenas alguns notebooks são compatíveis com unidades mSATA. A maioria dos sistemas compatíveis são baseados na arquitetura do processador Sandy Bridge da Intel, usando a plataforma Huron River. Notebooks como as séries ThinkPad T, W e X da Lenovo, lançados em março-abril de 2011, têm suporte para um cartão SSD mSATA em seu slot de cartão [[Rede de longa distância sem fio|WWAN]]. O ThinkPad Edge E220s/E420s e o Lenovo IdeaPad Y460/Y560/Y570/Y580 também suportam mSATA.<ref name="5xxpo">{{citar noticia |url= http://forum.notebookreview.com/lenovo-ibm/574993-msata-faq-basic-primer.html |titulo= mSATA FAQ: A Basic Primer |publisher= Notebook review |urlmorta=não |arquivourl= https://web.archive.org/web/20120212164949/http://forum.notebookreview.com/lenovo-ibm/574993-msata-faq-basic-primer.html |arquivodata= 2012-02-12}}</ref> Pelo contrário, a série L, entre outras, só pode suportar placas M.2 usando o padrão PCIe no slot WWAN.

Alguns notebooks (principalmente o [[ASUS Eee PC]], o [[Apple]] [[MacBook Air]] e o Dell mini9 e mini10) usam uma variante do PCI Express Mini Card como um [[Unidade de estado sólido|SSD]]. Essa variante usa os pinos reservados e vários não reservados para implementar a passagem de interface SATA e IDE, mantendo apenas USB, linhas de aterramento e, às vezes, o barramento PCIe x1 principal intacto.<ref name="EeePC">{{citar web|url=http://beta.ivancover.com/wiki/index.php/Eee_PC_Research|titulo=Eee PC Research|type=wiki|work=ivc|acessodata=23 de outubro de 2022|urlmorta=não|arquivourl=https://web.archive.org/web/20100330035948/http://beta.ivancover.com/wiki/index.php/Eee_PC_Research|arquivodata=30 de março de 2010}}</ref> Isso torna as unidades flash e de estado sólido "miniPCIe" vendidas para netbooks amplamente incompatíveis com implementações verdadeiras de PCI Express Mini.

Além disso, o SSD miniPCIe típico da Asus tem 71 mm de comprimento, fazendo com que o modelo Dell de 51 mm seja muitas vezes (incorretamente) referido como meio comprimento. Um verdadeiro SSD Mini PCIe de 51 mm foi anunciado em 2009, com duas camadas de PCB empilhadas que permitem maior capacidade de armazenamento. O design anunciado preserva a interface PCIe, tornando-a compatível com o slot mini PCIe padrão. Nenhum produto funcional ainda foi desenvolvido.

A Intel tem várias desktop boards com slot PCIe x1 Mini-Card que normalmente não suportam SSD mSATA. Uma lista de desktop boards que suportam nativamente mSATA no slot PCIe x1 Mini-Card (normalmente multiplexadas com uma porta SATA) é fornecida no site de suporte da Intel.<ref name="xpI66">{{citar web |url= http://www.intel.com/support/motherboards/desktop/sb/CS-032415.htm?wapkw=032415 |publisher= [[Intel]] |titulo= Desktop Board Solid-state drive (SSD) compatibility |urlmorta=não |arquivourl= https://web.archive.org/web/20160102233130/http://www.intel.com/support/motherboards/desktop/sb/CS-032415.htm?wapkw=032415 |arquivodata= 2016-01-02}}</ref>

=== PCI Express M.2 ===
{{Main|M.2}}
M.2 substitui o padrão mSATA e Mini PCIe.<ref name="oL68r">{{citar web|url=https://www.dell.com/support/article/en-us/sln301626/how-to-distinguish-the-differences-between-m-2-cards?lang=en|titulo=How to distinguish the differences between M.2 cards {{!}} Dell US|website=www.dell.com|acessodata=23 de outubro de 2022}}</ref> As interfaces de barramento de computador fornecidas através do conector M.2 são PCI Express 3.0 (até quatro vias), Serial ATA 3.0 e USB 3.0 (uma única porta lógica para cada uma das duas últimas). Cabe ao fabricante do host ou dispositivo M.2 escolher quais interfaces suportar, dependendo do nível desejado de suporte do host e do tipo de dispositivo.

=== Cabeamento externo PCI Express ===
''Especificações de cabeamento externo PCI Express'' (também conhecido como ''PCI Express externo'', ''PCI Express'' cabeado ou ''ePCIe)'' foram lançadas pelo [[PCI-SIG]] em fevereiro de 2007''.<ref name="pcie_cabling1.0">{{citar web|titulo= PCI Express External Cabling 1.0 Specification|acessodata=23 de outubro de 2022|url= http://www.pcisig.com/specifications/pciexpress/pcie_cabling1.0/|urlmorta=não|arquivourl= https://web.archive.org/web/20070210055546/http://www.pcisig.com/specifications/pciexpress/pcie_cabling1.0/|arquivodata= 10 de fevereiro de 2007}}</ref><ref name="ZTXPi">{{citar web |url=http://www.pcisig.com/news_room/news/press_release/02_07_07 |titulo=PCI Express External Cabling Specification Completed by PCI-SIG |publisher=PCI SIG |data=2007-02-07 |acessodata=23 de outubro de 2022 |urlmorta=sim |arquivourl=https://web.archive.org/web/20131126064157/http://www.pcisig.com/news_room/news/press_release/02_07_07 |arquivodata=2013-11-26}}</ref>''

Cabos e conectores padrão foram definidos para larguras de link x1, x4, x8 e x16, com uma taxa de transferência de 250 MB/s por pista. O PCI-SIG também espera que a norma evolua para atingir 500 MB/s, como no PCI Express 2.0. Um exemplo dos usos do Cabled PCI Express é um gabinete de metal, contendo vários slots PCIe e circuitos adaptadores PCIe-para-ePCIe. Este dispositivo não seria possível se não fosse pela especificação ePCIe.

==== PCI Express OCuLink ====
''OCuLink'' (significa "link óptico-cobre", já que ''Cu'' é o [[símbolo químico]] para [[Cobre]]) é uma extensão para a "versão a cabo do PCI Express", atuando como concorrente da versão 3 da interface Thunderbolt. A versão 1.0 do OCuLink, lançada em outubro de 2015, suporta até PCIe 3.0 x4 lanes (8 GT/s (gigatransfers por segundo), 3,9 GB/s) em cabeamento de cobre; uma versão de [[fibra óptica]] pode aparecer no futuro.

Em sua versão mais recente, o OCuLink-2, ele suporta até 16 GB/s (PCIe 4.0 x8)<ref name="OCuLink2">{{citar web|url=https://www.connectortips.com/oculink-connectors-cables-support-new-pcie-standard/|archiveurl=https://web.archive.org/web/20170313215047/http://www.connectortips.com/oculink-connectors-cables-support-new-pcie-standard/|urlmorta=sim|titulo=OCuLink connectors and cables support new PCIe standard|archivedate=13 de março de 2017|website=www.connectortips.com}}</ref> enquanto a largura de banda máxima de um cabo Thunderbolt 4 de velocidade total é de 5 GB/s. Alguns fornecedores podem projetar seu produto de conector para ser capaz de suportar PCI Express 5.0 de próxima geração rodando a 32 GT/s por pista para prova futura e minimizando os custos de desenvolvimento nos próximos anos.<ref name="OCuLink2" /> Inicialmente, o PCI-SIG esperava trazer o OCuLink para laptops para conexão de poderosas caixas de GPU externas. Acabou sendo um uso raro. Em vez disso, o OCuLink tornou-se popular para interconexões PCIe em servidores.<ref name="6MiK5">{{citar web|ultimo=Mokosiy|primeiro=Vitaliy|data=2020-10-09|titulo=Untangling terms: M.2, NVMe, USB-C, SAS, PCIe, U.2, OCuLink|url=https://mokosiy.medium.com/untangling-terms-m-2-nvme-usb-c-sas-pcie-6599c044f38e|acessodata=23 de outubro de 2022|website=Medium|language=en}}</ref>


=== Formas derivadas ===
Vários outros fatores de forma usam ou podem usar PCIe. Esses incluem:
*Cartão de altura baixa
*ExpressCard: Sucessor do formato PC Card (com x1 PCIe e USB 2.0; hot-pluggable)
*PCI Express ExpressModule: Um fator de forma modular hot-pluggable definido para servidores e estações de trabalho
*Cartão XQD: Um padrão de cartão flash baseado em PCI Express pela [[CompactFlash]] Association com x2 PCIe
*Cartão CFexpress: Um cartão flash baseado em PCI Express da CompactFlash Association em três formatos que suportam 1 a 4 pistas PCIe
*Cartão SD: O barramento [[Secure_Digital_Card#SD_Express|SD Express]], introduzido na versão 7.0 da especificação SD, usa um link PCIe x1
*XMC: Semelhante ao fator de forma CMC/PMC (VITA 42.3)
*AdvancedTCA: Um complemento ao CompactPCI para aplicações maiores; suporta topologias de backplane baseadas em série
*AMC: Um complemento à especificação AdvancedTCA; suporta processadores e módulos de E/S em placas ATCA (x1, x2, x4 ou x8 PCIe).
*FeaturePak: Um pequeno formato de cartão de expansão (43 mm × 65 mm) para aplicativos incorporados e de fator de forma pequeno, que implementa dois links PCIe x1 em um conector de alta densidade junto com USB, I2C e até 100 pontos de I/O
*Universal IO: Uma variante da [[Supermicro|Super Micro Computer Inc]] projetada para uso em chassis montados em rack de baixo perfil. Ele tem o suporte do conector invertido para que não caiba em um soquete PCI Express normal, mas é compatível com pinos e pode ser inserido se o suporte for removido.
*[[M.2]] (anteriormente conhecido como NGFF)
*O [[#M-PCIE|M-PCIe]] traz o PCIe 3.0 para dispositivos móveis (como tablets e smartphones), sobre a camada física do M-PHY.<ref name="osiit">{{Citation |contribution-url= http://www.edn.com/design/pc-board/4423319/Get-ready-for-M-PCIe-testing |contribution= Get ready for M-PCIe testing |publisher= EDN |titulo= PC board design}}</ref><ref name="PoRghEr">{{Citation |titulo= PCI SIG discusses M‐PCIe oculink & 4th gen PCIe |data= 13 de setembro de 2013 |newspaper= The Register |place= [[United Kingdom|UK]] |url= https://www.theregister.co.uk/Print/2013/09/13/pci_sig_discusses_m_pcie_oculink_and_fourth_gen_pcie/ |urlmorta=não |arquivourl= https://web.archive.org/web/20170629201006/http://www.theregister.co.uk/Print/2013/09/13/pci_sig_discusses_m_pcie_oculink_and_fourth_gen_pcie/ |arquivodata= 29 de junho de 2017}}</ref>
*U.2 (anteriormente conhecido como SFF-8639)

O conector do slot PCIe também pode transportar outros protocolos além do PCIe. Alguns chipsets Intel da série 9xx suportam Serial Digital Video Out, uma tecnologia proprietária que usa um slot para transmitir sinais de vídeo dos [[Intel Graphics Media Accelerator 3000|gráficos integrados]] da CPU host em vez de PCIe, usando um complemento compatível.

O protocolo de camada de transação PCIe também pode ser usado em algumas outras interconexões, que não são eletricamente PCIe:
*[[Thunderbolt (interface)|Thunderbolt]]: Um padrão de interconexão isento de royalties da Intel que combina os protocolos [[DisplayPort]] e PCIe em um formato compatível com Mini DisplayPort. O Thunderbolt 3.0 também combina USB 3.1 e usa o formato [[USB-C]] em oposição ao Mini DisplayPort.
*[[USB4]]

== História e revisões ==
Enquanto no início do desenvolvimento, PCIe foi inicialmente referido como ''HSI'' (para ''High Speed Interconnect''), e passou por uma mudança de nome para ''3GIO'' (para ''E/S de 3ª Geração'') antes de finalmente se estabelecer em seu nome [[PCI-SIG]] ''PCI Express''. Um grupo de trabalho técnico chamado ''Arapaho Work Group'' (AWG) elaborou o padrão. Para os rascunhos iniciais, o AWG consistia apenas de engenheiros da Intel; posteriormente, o AWG se expandiu para incluir parceiros do setor.

Desde então, o PCIe passou por várias revisões grandes e menores, melhorando o desempenho e outros recursos.

{| class="wikitable"
|+ Desempenho do link PCI Express<ref name="faq4">{{citar web|url= http://www.pcisig.com/news_room/faqs/FAQ_PCI_Express_4.0/#EQ3|arquivourl= https://web.archive.org/web/20140518224913/http://www.pcisig.com/news_room/faqs/FAQ_PCI_Express_4.0/#EQ3|titulo= PCI Express 4.0 Frequently Asked Questions|acessodata= 23 de outubro de 2022|arquivodata= 2014-05-18|publisher= PCI-SIG|work= pcisig.com}}</ref><ref name="faq3">{{citar web |url= http://www.pcisig.com/news_room/faqs/pcie3.0_faq/#EQ2 |arquivourl= https://web.archive.org/web/20140201172536/http://www.pcisig.com/news_room/faqs/pcie3.0_faq/#EQ2 |titulo= PCI Express 3.0 Frequently Asked Questions |acessodata= 2014-05-01 |arquivodata= 2014-02-01 |publisher= PCI-SIG |work= pcisig.com}}</ref>
|-
! scope="col" rowspan=2 | Versão
! scope="col" rowspan=2 | Introduzido
! scope="col" colspan=2 rowspan=2 | Código de linha
! scope="col" rowspan=2 | Taxa de transferência<br />por pista{{Efn-lr|name="both-directions"|Em cada direção (cada pista é um canal dual simplex).}}{{Efn-lr|name="transfer-rate"|A taxa de transferência refere-se à taxa de bits serial codificada; 2,5 GT/s significa taxa de dados serial de 2,5 Gbit/s.}}
! scope="col" colspan=5 | Taxa de transferência{{Efn-lr|name="both-directions"}}{{Efn-lr|name="throughput"|A taxa de transferência indica a largura de banda não codificada (sem sobrecarga de codificação 8b/10b, 128b/130b ou 242B/256B). A taxa de transferência PCIe 1.0 de 2,5 GT/s por pista significa uma taxa de bits serial de 2,5 Gbit/s correspondente a uma taxa de transferência de 2,0 Gbit/s ou 250 MB/s antes da codificação 8b/10b.}}
|-
! scope="col" | x1
! scope="col" | x2
! scope="col" | x4
! scope="col" | x8
! scope="col" | x16
|- style="text-align:right;"
! scope="row" | 1.0
| 2003 ||rowspan=5| NRZ || rowspan=2| [[8B/10B|8b/10b]] || 2.5 [[Megatransfer|GT/s]]
| 0.250 GB/s || 0.500 GB/s || 1.000 GB/s || 2.000 GB/s || 4.000 GB/s
|- style="text-align:right;"
! scope="row" | 2.0
| 2007 || 5.0 GT/s
| 0.500 GB/s || 1.000 GB/s || 2.000 GB/s || 4.000 GB/s || 8.000 GB/s
|- style="text-align:right;"
! scope="row" | 3.0
| 2010 || rowspan=3| 128b/130b || 8.0 GT/s
| 0.985 GB/s || 1.969 GB/s || 3.938 GB/s || 7.877 GB/s || 15.754 GB/s
|- style="text-align:right;"
! scope="row" | 4.0
| 2017 || 16.0 GT/s
| 1.969 GB/s || 3.938 GB/s || 7.877 GB/s || 15.754 GB/s ||31.508 GB/s
|- style="text-align:right;"
! scope="row" | 5.0
| 2019 || 32.0 GT/s
| 3.938 GB/s || 7.877 GB/s || 15.754 GB/s || 31.508 GB/s || 63.015 GB/s
|- style="text-align:right;"
! scope="row" | 6.0 
| 2022 ||rowspan=2| PAM-4<br />FEC|| rowspan=2| 242B/256B <br />FLIT|| 64.0 GT/s<br />32.0 G[[Baud|Bd]]
| 7.563 GB/s || 15.125 GB/s || 30.250 GB/s || 60.500 GB/s || 121.000 GB/s
|- style="text-align:right;"
! scope="row" | 7.0 
| 2025 (planejado) || 128.0 GT/s<br />64.0 G[[Baud|Bd]]
| 15.125 GB/s || 30.250 GB/s || 60.500 GB/s || 121.000 GB/s || 242.000 GB/s
|}

; Notas
{{Notelist-lr}}

=== {{Anchor|1.0|1.0a}}PCI Express 1.0a ===
[[Ficheiro:Gigabyte GV-NX62TC256D8 Rev 1.0.jpg|thumb|direita|260px|Foto de uma placa de vídeo PCI Express x16.]]
Em 2003, o PCI-SIG introduziu o PCIe 1.0a, com taxa de dados por pista de 250 MB/s e [[Megatransfer|taxa de transferência]] de 2,5 gigatransfers por segundo (GT/s).

A taxa de transferência é expressa em transferências por segundo em vez de bits por segundo porque o número de transferências inclui os bits de sobrecarga, que não fornecem taxa de transferência adicional;<ref name="HroAC">{{citar web |url= http://www.tmworld.com/electronics-news/4380071/What-does-GT-s-mean-anyway- |titulo= What does GT/s mean, anyway? |work= TM World |acessodata= 23 de outubro de 2022 |urlmorta=não |arquivourl= https://web.archive.org/web/20120814002641/http://www.tmworld.com/electronics-news/4380071/What-does-GT-s-mean-anyway- |arquivodata= 2012-08-14}}</ref> PCIe 1.x usa um esquema de [[8B/10B|codificação 8b/10b]], resultando em uma sobrecarga de 20% (= 2/10) na largura de banda do canal bruto.<ref name="tfQxK">{{citar web |url= http://www.eiscat.se/groups/EISCAT_3D_info/DeliverableWP12.2/preview_popup |titulo= Deliverable 12.2 |publisher= Eiscat |location= [[Sweden|SE]] |acessodata= 23 de outubro de 2022 |urlmorta=sim |arquivourl= https://web.archive.org/web/20100817201815/http://www.eiscat.se/groups/EISCAT_3D_info/DeliverableWP12.2/preview_popup |arquivodata= 2010-08-17}}</ref> Assim, na terminologia PCIe, a taxa de transferência refere-se à taxa de bits codificada: 2,5 GT/s é 2,5 Gbps no link serial codificado. Isso corresponde a 2,0 Gbps de dados pré-codificados ou 250 MB/s, que é chamado de taxa de transferência no PCIe.

==== {{Anchor|1.1}}PCI Express 1.1====
Em 2005, o PCI-SIG<ref name="n9qGs">{{Citation |url= http://www.pcisig.com/ |titulo= PCI SIG |urlmorta=não |arquivourl= https://web.archive.org/web/20080706134414/http://pcisig.com/ |arquivodata= 2008-07-06}}</ref> introduziu o PCIe 1.1. Esta especificação atualizada inclui esclarecimentos e várias melhorias, mas é totalmente compatível com PCI Express 1.0a. Nenhuma alteração foi feita na taxa de dados.

=== {{Anchor|2.0}}PCI Express 2.0 ===
[[File:Rosewill-USB3-PCI-Express-Card.jpg|thumb|right|Uma placa de expansão PCI Express 2.0 que fornece conectividade USB 3.0.{{Efn|O conector de alimentação Serial ATA da placa está presente porque as portas USB 3.0 requerem mais energia do que o barramento PCI Express pode fornecer. Mais frequentemente, um conector de alimentação Molex de 4 pinos é usado.}}]]

[[PCI-SIG]] anunciou a disponibilidade da especificação PCI Express Base 2.0 em 15 de janeiro de 2007.<ref name="PCIExpressPressRelease">{{cite press release |titulo= PCI Express Base 2.0 specification announced |publisher= [[PCI-SIG]] |data= 15 de janeiro de 2007 |acessodata= 23 de outubro de 2022|url= http://www.pcisig.com/news_room/PCIe2_0_Spec_Release_FINAL2.pdf |urlmorta=sim |arquivourl= https://web.archive.org/web/20070304101327/http://www.pcisig.com/news_room/PCIe2_0_Spec_Release_FINAL2.pdf |arquivodata= 4 de março de 2007}} — note that in this press release the term ''aggregate bandwidth'' refers to the sum of incoming and outgoing bandwidth; using this terminology the aggregate bandwidth of full duplex 100BASE-TX is 200{{nbsp}}Mbit/s.</ref> O padrão PCIe 2.0 dobra a taxa de transferência em comparação com PCIe 1.0 a 5 GT/s e o throughput por pista aumenta de 250 MB/s a 500 MB/s. Consequentemente, um conector PCIe de 16 pistas (x16) pode suportar uma taxa de transferência agregada de até 8 GB/s.

Os slots da placa-mãe PCIe 2.0 são totalmente [[Compatibilidade reversa|compatíveis]] com as placas PCIe v1.x. As placas PCIe 2.0 também são geralmente compatíveis com placas-mãe PCIe 1.x, usando a largura de banda disponível do PCI Express 1.1. Em geral, placas gráficas ou placas-mãe projetadas para funcionar na v2.0, sendo a outra v1.1 ou v1.0a.

O PCI-SIG também disse que o PCIe 2.0 apresenta melhorias no protocolo de transferência de dados ponto a ponto e sua arquitetura de software.<ref name="UaYlc">{{citar web |primeiro= Tony |ultimo= Smith |website= The Register |titulo= PCI Express 2.0 final draft spec published |data= 11 de outubro de 2006 |acessodata= 23 de outubro de 2022 |url= http://www.reghardware.co.uk/2006/10/11/pic-sig_posts_pcie_2_final_draft/ |urlmorta=sim |arquivourl= https://web.archive.org/web/20070129121731/http://www.reghardware.co.uk/2006/10/11/pic-sig_posts_pcie_2_final_draft/ |arquivodata= 29 de janeiro de 2007}}</ref>

O primeiro chipset compatível com PCIe 2.0 da [[Intel]] foi o X38 e as placas começaram a ser enviadas de vários fornecedores (Abit, [[Asus]], [[Gigabyte Technology|Gigabyte]]) em 21 de outubro de 2007.<ref name="wHHTf">{{citar noticia |primeiro1= Gary |ultimo1= Key |primeiro2= Wesley |ultimo2= Fink |publisher= [[AnandTech]] |titulo= Intel P35: Intel's Mainstream Chipset Grows Up |data= 21 de maio de 2007 |acessodata= 23 de outubro de 2022 |url= http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2993 |urlmorta=não |arquivourl= https://web.archive.org/web/20070523055011/http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2993 |arquivodata= 23 de maio de 2007}}</ref> A AMD começou a suportar PCIe 2.0 com sua série de chipsets AMD 700 e a nVidia começou com o MCP72.<ref name="gL2GQ">{{citar noticia |primeiro= Anh |ultimo= Huynh |publisher= [[AnandTech]] |titulo= NVIDIA "MCP72" Details Unveiled |data= 8 de fevereiro de 2007 |acessodata= 23 de outubro de 2022 |url= http://www.dailytech.com/article.aspx?newsid=6021 |urlmorta=sim |arquivourl= https://web.archive.org/web/20070210200616/http://www.dailytech.com/article.aspx?newsid=6021 |arquivodata= 10 de fevereiro de 2007}}</ref> Todos os chipsets anteriores da Intel, incluindo o chipset Intel P35, suportavam PCIe 1.1 ou 1.0a.<ref name="mUQKD">{{citar web |url=http://download.intel.com/products/chipsets/P35/317304.pdf |titulo=Intel P35 Express Chipset Product Brief |publisher=Intel |acessodata=23 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20070926150158/http://download.intel.com/products/chipsets/P35/317304.pdf |arquivodata=26 de setembro de 2007}}</ref>

Assim como o 1.x, o PCIe 2.0 usa um esquema de [[8B/10B|codificação 8b/10b]], portanto, entregando, por pista, um máximo efetivo de 4 Gbit/s. taxa de transferência de sua taxa de dados brutos de 5 GT/s.

==== {{Anchor|2.1}}PCI Express 2.1====
O PCI Express 2.1 (com sua especificação datada de 4 de março de 2009) suporta uma grande parte dos sistemas de gerenciamento, suporte e solução de problemas planejados para implementação completa no PCI Express 3.0. No entanto, a velocidade é a mesma do PCI Express 2.0. O aumento na potência do slot quebra a compatibilidade com versões anteriores entre placas PCI Express 2.1 e algumas placas-mãe mais antigas com 1.0/1.0a, mas a maioria das placas-mãe com conectores PCI Express 1.1 é fornecida com uma atualização de BIOS por seus fabricantes por meio de utilitários para oferecer suporte à compatibilidade com versões anteriores de placas com PCIe 2.1.

=== {{Anchor|3.0}}PCI Express 3.0 ===
A revisão 3.0 da especificação PCI Express 3.0 Base foi disponibilizada em novembro de 2010, após vários atrasos. Em agosto de 2007, o PCI-SIG anunciou que o PCI Express 3.0 teria uma taxa de bits de 8 [[Megatransfer|gigatransfers]] por segundo (GT/s) e que seria compatível com as implementações PCI Express existentes. Naquela época, também foi anunciado que a especificação final para PCI Express 3.0 seria adiada até o segundo trimestre de 2010.<ref name="cVjNG">{{citar web |ultimo=Hachman |primeiro=Mark |url=https://www.pcmag.com/article2/0,2817,2351266,00.asp |titulo=PCI Express 3.0 Spec Pushed Out to 2010 |publisher=PC Mag |data=2009-08-05 |acessodata=23 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20140107192535/http://www.pcmag.com/article2/0,2817,2351266,00.asp |arquivodata=2014-01-07}}</ref> Novos recursos para a especificação PCI Express 3.0 incluíam uma série de otimizações para sinalização aprimorada e integridade de dados, incluindo transmissor e receptor equalização, melhorias de [[Malha de captura de fase|PLL]], recuperação de dados de clock e aprimoramentos de canal de topologias atualmente suportadas.<ref name="extrmetech">{{citar noticia |url= http://www.extremetech.com/article2/0,1697,2169018,00.asp |titulo= PCI Express 3.0 Bandwidth: 8.0 Gigatransfers/s |publisher= ExtremeTech |data= 9 de agosto de 2007 |acessodata= 23 de outubro de 2022 |urlmorta=não |arquivourl= https://web.archive.org/web/20071024140702/http://www.extremetech.com/article2/0,1697,2169018,00.asp |arquivodata= 24 de outubro de 2007}}</ref>

Após uma análise técnica de seis meses da viabilidade de dimensionar a largura de banda de interconexão PCI Express, a análise da PCI-SIG descobriu que 8 gigatransfers por segundo podem ser fabricadas em tecnologia de processo de silício convencional e implantadas com materiais e infraestrutura de baixo custo existentes, mantendo compatibilidade total (com impacto insignificante) com a pilha de protocolos PCI Express.

O PCI Express 3.0 atualizou o esquema de codificação para 128b/130b da codificação [[8B/10B|8b/10b]] anterior, reduzindo a sobrecarga de largura de banda de 20% do PCI Express 2.0 para aproximadamente 1,54% (= 2/130). A taxa de bits de 8 GT/s do PCI Express 3.0 oferece efetivamente 985 MB/s por pista, quase dobrando a largura de banda da pista em relação ao PCI Express 2.0.<ref name="faq3" />

Em 18 de novembro de 2010, o PCI Special Interest Group publicou oficialmente a especificação finalizada do PCI Express 3.0 para seus membros para construir dispositivos baseados nesta nova versão do PCI Express.<ref name="ajVA3">{{citar noticia |publisher= X bit labs |url= http://www.xbitlabs.com/news/other/display/20101118151837_PCI_Special_Interest_Group_Publishes_PCI_Express_3_0_Standard.html |titulo= PCI Special Interest Group Publishes PCI Express 3.0 Standard |data= 18 de novembro de 2010 |acessodata= 23 de outubro de 2022 |urlmorta=sim |arquivourl= https://web.archive.org/web/20101121001048/http://www.xbitlabs.com/news/other/display/20101118151837_PCI_Special_Interest_Group_Publishes_PCI_Express_3_0_Standard.html |arquivodata= 21 de novembro de 2010}}</ref>

==== {{Anchor|3.1}}PCI Express 3.1 ====
Em setembro de 2013, a especificação PCI Express 3.1 foi anunciada para lançamento no final de 2013 ou início de 2014, consolidando várias melhorias na especificação PCI Express 3.0 publicada em três áreas: gerenciamento de energia, desempenho e funcionalidade.<ref name="PoRghEr" /><ref name="5lvIH">{{citar web |url= http://www.eteknix.com/pcie-3-1-and-4-0-specifications-revealed/ |titulo= PCIe 3.1 and 4.0 Specifications Revealed |website= eteknix.com |data= Julho de 2013 |urlmorta=não |arquivourl= https://web.archive.org/web/20160201102133/http://www.eteknix.com/pcie-3-1-and-4-0-specifications-revealed/ |arquivodata= 2016-02-01}}</ref> Foi lançado em novembro de 2014.<ref name="9EIkz">{{citar web |url= http://blogs.synopsys.com/expressyourself/2014/11/12/trick-or-treat-pci-express-3-1-released/ |titulo= Trick or Treat… PCI Express 3.1 Released! |website= synopsys.com |urlmorta=não |arquivourl= https://web.archive.org/web/20150323193106/https://blogs.synopsys.com/expressyourself/2014/11/12/trick-or-treat-pci-express-3-1-released/ |arquivodata= 2015-03-23}}</ref>

=== {{Anchor|4.0}}PCI Express 4.0 ===
Em 29 de novembro de 2011, o PCI-SIG anunciou preliminarmente o PCI Express 4.0,<ref name="W466M">{{citar web |type= press release |url= http://www.pcisig.com/news_room/Press_Releases/November_29_2011_Press_Release_/ |publisher= PCI-SIG |titulo= PCI Express 4.0 evolution to 16 GT/s, twice the throughput of PCI Express 3.0 technology |data= 2011-11-29 |acessodata= 23 de outubro de 2022 |urlmorta=sim |arquivourl= https://web.archive.org/web/20121223043627/http://www.pcisig.com/news_room/Press_Releases/November_29_2011_Press_Release_/ |arquivodata= 2012-12-23}}</ref> fornecendo uma taxa de bits de 16 GT/s que dobra a largura de banda fornecida pelo PCI Express 3.0 para 31,5 GB/s em cada direção para uma configuração de 16 pistas, enquanto mantendo a compatibilidade com versões anteriores e posteriores no suporte de software e na interface mecânica usada.<ref name="QNZsy">{{citar web|url=https://pcisig.com/faq?field_category_value%5B%5D=pci_express_4.0#4415|archiveurl=https://web.archive.org/web/20161020040106/https://pcisig.com/faq?field_category_value%5B%5D=pci_express_4.0|urlmorta=sim|titulo=Frequently Asked Questions &#124; PCI-SIG|archivedate=20 de outubro de 2016|website=pcisig.com}}</ref> As especificações do PCI Express 4.0 também trazem o OCuLink-2, uma alternativa ao [[Thunderbolt (interface)|Thunderbolt]]. O OCuLink versão 2 tem até 16 GT/s (total de 16 GB/s para x8 pistas),<ref name="OCuLink2" /> enquanto a largura de banda máxima de um link Thunderbolt 3 é de 5 GB/s.

Em junho de 2016, Cadence, PLDA e Synopsys demonstraram PCIe 4.0 de camada física, controlador, switch e outros blocos IP na conferência anual de desenvolvedores do PCI SIG.<ref name="EE_4+5">{{citar revista |url=http://www.eetimes.com/document.asp?doc_id=1330006 |titulo=PCIe 4.0 Heads to Fab, 5.0 to Lab |magazine=EE Times |data=2016-06-26 |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20160828221858/http://www.eetimes.com/document.asp?doc_id=1330006 |arquivodata=2016-08-28}}</ref>

A Mellanox Technologies anunciou o primeiro adaptador de rede de 100 Gbit/s com PCIe 4.0 em 15 de junho de 2016,<ref name="FZ4hQ">{{citar web|url=https://www.mellanox.com/news/press_release/mellanox-announces-connectx-5-next-generation-100g-infiniband-and-ethernet-smart-interconnect|titulo=Mellanox Announces ConnectX-5, the Next Generation of 100G InfiniBand and Ethernet Smart Interconnect Adapter &#124; NVIDIA|website=www.mellanox.com|arquivourl=https://web.archive.org/web/20210308145902/https://www.mellanox.com/news/press_release/mellanox-announces-connectx-5-next-generation-100g-infiniband-and-ethernet-smart-interconnect|arquivodata=8 de março de 2021}}</ref> e o primeiro adaptador de rede de 200 Gbit/s com PCIe 4.0 em 10 de novembro de 2016.<ref name="zovf4">{{citar web|url=https://www.mellanox.com/news/press_release/mellanox-announces-200gbs-hdr-infiniband-solutions-enabling-record-levels-performance-and|titulo=Mellanox Announces 200Gb/s HDR InfiniBand Solutions Enabling Record Levels of Performance and Scalability &#124; NVIDIA|website=www.mellanox.com|arquivourl=https://web.archive.org/web/20210226180927/https://www.mellanox.com/news/press_release/mellanox-announces-200gbs-hdr-infiniband-solutions-enabling-record-levels-performance-and|arquivodata=26 de fevereiro de 2021}}</ref>

Em agosto de 2016, a [[Synopsys]] apresentou uma configuração de teste com FPGA com clock de uma pista para velocidades PCIe 4.0 no [[Intel Developer Forum]]. Seu IP foi licenciado para várias empresas que planejam apresentar seus chips e produtos no final de 2016.<ref name="heise_idf_2016">{{citar web |url=http://www.heise.de/newsticker/meldung/IDF-PCIe-4-0-laeuft-PCIe-5-0-in-Arbeit-3297114.html |titulo=IDF: PCIe 4.0 läuft, PCIe 5.0 in Arbeit |language=de |website=[[Heise Online]] |data=2016-08-18 |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20160819153631/http://www.heise.de/newsticker/meldung/IDF-PCIe-4-0-laeuft-PCIe-5-0-in-Arbeit-3297114.html |arquivodata=2016-08-19}}</ref>

No IEEE Hot Chips Symposium em agosto de 2016, a [[IBM]] anunciou a primeira CPU com suporte a PCIe 4.0, POWER9.<ref name="HC28-IBM-Power9">[https://old.hotchips.org/wp-content/uploads/hc_archives/hc28/HC28.23-Tuesday-Epub/HC28.23.90-High-Perform-Epub/HC28.23.921-.POWER9-Thompto-IBM-final.pdf Brian Thompto, POWER9 Processor for the Cognitive Era]</ref><ref name="IEEE-Power9">[https://ieeexplore.ieee.org/xpl/conhome/7932734/proceeding 2016 IEEE Hot Chips 28 Symposium (HCS), 21–23 Aug. 2016]</ref>

A PCI-SIG anunciou oficialmente o lançamento da especificação final do PCI Express 4.0 em 8 de junho de 2017.<ref name="TR_pcie4">{{citar noticia|ultimo1=Born|primeiro1=Eric|titulo=PCIe 4.0 specification finally out with 16 GT/s on tap|url=https://techreport.com/news/32064/pcie-4-0-specification-finally-out-with-16-gt-s-on-tap|acessodata=24 de outubro de 2022|publisher=Tech Report|data=8 de junho de 2017|urlmorta=não|arquivourl=https://web.archive.org/web/20170608155216/http://techreport.com/news/32064/pcie-4-0-specification-finally-out-with-16-gt-s-on-tap|arquivodata=8 de junho de 2017}}</ref> A especificação inclui melhorias na flexibilidade, escalabilidade e baixo consumo de energia.

Em 5 de dezembro de 2017, a IBM anunciou o primeiro sistema com slots PCIe 4.0, Power AC922.<ref name="2HOSh">{{citar web|url=https://www-03.ibm.com/press/us/en/pressrelease/53452.wss|titulo=IBM Unveils Most Advanced Server for AI|data=5 de dezembro de 2017|website=www-03.ibm.com|arquivourl=https://web.archive.org/web/20171208002632/https://www-03.ibm.com/press/us/en/pressrelease/53452.wss|arquivodata=8 de dezembro de 2017}}</ref><ref name="IBM-ZG17-0147">[https://www.ibm.com/common/ssi/ShowDoc.wss?docURL=/common/ssi/rep_ca/7/877/ENUSZG17-0147/index.html IBM Power System AC922 (8335-GTG) server helps you to harness breakthrough accelerated AI, HPDA, and HPC performance for faster time to insight, IBM Europe Hardware Announcement ZG17-0147]</ref>

A NETINT Technologies apresentou o primeiro SSD [[NVM Express|NVMe]] baseado em PCIe 4.0 em 17 de julho de 2018, antes do Flash Memory Summit 2018.<ref name="ChNhD">{{citar noticia|url=https://www.netint.ca/blog/netint-introduces-codensity-with-support-for-pcie-4-0/|titulo=NETINT Introduces Codensity with Support for PCIe 4.0 – NETINT Technologies|data=2018-07-17|work=NETINT Technologies|acessodata=24 de outubro de 2022|language=en-US}}</ref>

A [[Advanced Micro Devices|AMD]] anunciou em 9 de janeiro de 2019 que seus próximos processadores baseados em [[Zen 2]] e chipset X570 suportariam PCIe 4.0.<ref name="Akskd">{{citar web|url=https://wccftech.com/amd-ryzen-3000-zen-2-desktop-am4-processors-launching-mid-2019/|titulo=AMD Ryzen 3000 Series CPUs Based on Zen 2 Launching in Mid of 2019|primeiro=Hassan|ultimo=Mujtaba|data=9 de janeiro de 2019}}</ref> A AMD esperava habilitar suporte parcial para chipsets mais antigos, mas a instabilidade causada por rastros da placa-mãe que não estavam em conformidade com as especificações PCIe 4.0 tornou isso impossível.<ref name="KDBMK">{{citar web|url=https://www.tomshardware.com/news/amd-pcie-4.0-socket-am4-motherboard,39559.html|titulo=AMD Nixes PCIe 4.0 Support on Older Socket AM4 Motherboards, Here's Why|ultimo=Alcorn|primeiro=Paul|data=3 de junho de 2019|website=Tom's Hardware|arquivourl=https://archive.today/20190610025155/https://www.tomshardware.com/news/amd-pcie-4.0-socket-am4-motherboard,39559.html|arquivodata=10 de junho de 2019|urlmorta=não|acessodata=24 de outubro de 2022}}</ref><ref name="CAY71">{{citar web|url=https://www.tomshardware.com/news/amd-ryzen-pcie-4.0-motherboard,38401.html|titulo=PCIe 4.0 May Come to all AMD Socket AM4 Motherboards (Updated)|ultimo=Alcorn|primeiro=Paul|data=10 de janeiro de 2019|website=Tom's Hardware|arquivourl=https://archive.today/20190610025353/https://www.tomshardware.com/news/amd-ryzen-pcie-4.0-motherboard,38401.html|arquivodata=10 de junho de 2019|urlmorta=não|acessodata=24 de outubro de 2022}}</ref>

A Intel lançou suas primeiras CPUs móveis com suporte PCI express 4.0 em meados de 2020, como parte da microarquitetura Tiger Lake.<ref name="C02lC">{{citar web|url=https://www.anandtech.com/show/15971/intels-11th-gen-core-tiger-lake-soc-detailed-superfin-willow-cove-and-xelp/5|titulo=Tiger Lake IO and Power|website=Anandtech|data=2020-08-13|primeiro=Dr. Ian|ultimo=Cutress}}</ref>

=== {{Anchor|5.0}}PCI Express 5.0 ===
Em junho de 2017, o PCI-SIG anunciou a especificação preliminar do PCI Express 5.0.<ref name="TR_pcie4" /> Esperava-se que a largura de banda aumentasse para 32 GT/s, produzindo 63 GB/s em cada direção em uma configuração de 16 pistas. Esperava-se que o projeto de especificação fosse padronizado em 2019.{{carece de fontes}} Inicialmente, 25,0 GT/s também foi considerado para viabilidade técnica.

Em 7 de junho de 2017 no PCI-SIG DevCon, a Synopsys registrou a primeira demonstração do PCI Express 5.0 a 32 GT/s.<ref name="Syn50">{{citar web|url=https://blogs.synopsys.com/expressyourself/2017/08/15/1-2-3-4-5-its-official-pcie-5-0-is-announced |titulo= 1,2,3,4,5... It's Official, PCIe 5.0 is Announced {{!}} synopsys.com|website=www.synopsys.com|language=en|acessodata=24 de outubro de 2022 |urlmorta=não}}</ref>

Em 31 de maio de 2018, a PLDA anunciou a disponibilidade de seu IP do controlador XpressRICH5 PCIe 5.0 com base no rascunho 0.7 da especificação PCIe 5.0 no mesmo dia.<ref name="9OVm8">{{citar web|url=https://www.plda.com/products/pcie-solutions-asicsoc/pcie-controller-ip/pcie-soft-ip/pcie-40-soft-ip/xpressrich5-asic|titulo=XpressRICH5 for ASIC {{!}} PLDA.com|website=www.plda.com|language=en|acessodata=24 de outubro de 2022}}</ref>

Em 10 de dezembro de 2018, o PCI SIG lançou a versão 0.9 da especificação PCIe 5.0 para seus membros,<ref name="PCIe5r09">{{citar web|url=http://pcisig.com/doubling-bandwidth-under-two-years-pci-express®-base-specification-revision-50-version-09-now|titulo=Doubling Bandwidth in Under Two Years: PCI Express® Base Specification Revision 5.0, Version 0.9 is Now Available to Members|website=pcisig.com|language=en|acessodata=24 de outubro de 2022}}</ref> e em 17 de janeiro de 2019, o PCI SIG anunciou que a versão 0.9 havia sido ratificada, com a versão 1.0 prevista para lançamento no primeiro trimestre de 2019.<ref name="ETVqe">{{citar web |titulo=PCIe 5.0 Is Ready For Prime Time |url=https://www.tomshardware.com/news/pcie-4.0-5.0-pci-sig-specification,38460.html |website=tomshardware.com |data=17 de janeiro de 2019 |acessodata=24 de outubro de 2022}}</ref>

Em 29 de maio de 2019, o PCI-SIG anunciou oficialmente o lançamento da especificação final do PCI Express 5.0.<ref name="MW69U">{{citar web|url=https://www.businesswire.com/news/home/20190529005766/en/PCI-SIG%C2%AE-Achieves-32GTs-with-New-PCI-Express%C2%AE-5.0-Specification|titulo=PCI-SIG® Achieves 32GT/s with New PCI Express® 5.0 Specification|data=29 de maio de 2019|website=www.businesswire.com}}</ref>

Em 20 de novembro de 2019, a Jiangsu Huacun apresentou o primeiro controlador PCIe 5.0 HC9001 em um processo de fabricação de 12 nm.<ref name="yk5Nd">{{citar web|url=https://www.pcgameshardware.de/Mainboard-Hardware-154107/News/PCI-Express50-China-stellt-ersten-Controller-vor-1337072/|titulo=PCI-Express 5.0: China stellt ersten Controller vor|data=18 de novembro de 2019|website=PC Games Hardware}}</ref> A produção começou em 2020.

Em 17 de agosto de 2020, a IBM anunciou o processador POWER10 com PCIe 5.0 e até 32 pistas por módulo de chip único (SCM) e até 64 pistas por módulo de chip duplo (DCM).<ref>[https://hc32.hotchips.org/assets/program/conference/day1/HotChips2020_Server_Processors_IBM_Starke_POWER10_v33.pdf IBM’s POWER10 Processor, Hot Chips 32, August 16–18, 2020]</ref>

Em 9 de setembro de 2021, a IBM anunciou o servidor Power E1080 Enterprise com data de disponibilidade planejada para 17 de setembro.<ref name="IBM-ENUSZG21-0059">[https://www.ibm.com/common/ssi/rep_ca/9/877/ENUSZG21-0059/index.html Power E1080 Enterprise server delivers a uniquely architected platform to help securely and efficiently scale core operational and AI applications in a hybrid cloud, IBM Europe Hardware Announcement ZG21-0059]</ref> Pode ter até 16 SCMs POWER10 com no máximo 32 slots por sistema que podem atuar como PCIe 5.0 x8 ou PCIe 4.0 x16.<ref name="IBM-REDP-5649-00">[http://www.redbooks.ibm.com/redpapers/pdfs/redp5649.pdf IBM Power E1080 Technical Overview and Introduction]</ref> Alternativamente, eles podem ser usados como slots PCIe 5.0 x16 para adaptadores conversores CXP ópticos opcionais conectados a gavetas de expansão PCIe externas.

Em 27 de outubro de 2021, a Intel anunciou a família de CPUs Intel Core de 12ª geração, os primeiros processadores x86-64 de consumo do mundo com conectividade PCIe 5.0 (até 16 pistas).<ref>{{citar web|url=https://www.intel.com/content/www/us/en/newsroom/news/12th-gen-core-processors.html |titulo=Intel Unveils 12th Gen Intel Core, Launches World's Best Gaming |publisher=Intel.com |accessdate=17 de outubro de 2022}}</ref>

Em 22 de março de 2022, a Nvidia anunciou a GPU Nvidia Hopper GH100, a primeira GPU PCIe 5.0 do mundo.<ref>{{citar web|url=https://nvidianews.nvidia.com/news/nvidia-announces-hopper-architecture-the-next-generation-of-accelerated-computing|titulo= NVIDIA Announces Hopper Architecture, the Next Generation of Accelerated Computing}}</ref>

Em 23 de maio de 2022, a AMD anunciou sua arquitetura Zen 4 com suporte para até 24 pistas de conectividade PCIe 5.0 em plataformas de consumo.<ref>{{citar web|url=https://www.amd.com/en/press-releases/2022-05-23-amd-showcases-growth-gaming-commercial-and-mainstream-mobile-and-industry|titulo=AMD Showcases Industry-Leading Gaming, Commercial, and Mainstream PC Technologies at COMPUTEX 2022|publisher=AMD.com|accessdate=17 de outubro de 2022}}</ref>

=== {{Anchor|6.0}}PCI Express 6.0 ===
Em 18 de junho de 2019, a PCI-SIG anunciou o desenvolvimento da especificação PCI Express 6.0. Espera-se que a largura de banda aumente para 64 GT/s, produzindo 128 GB/s em cada direção em uma configuração de 16 pistas, com uma data de lançamento prevista para 2021.<ref name="businesswire.com">{{citar web|url=https://www.businesswire.com/news/home/20190618005945/en/PCI-SIG%C2%AE-Announces-Upcoming-PCI-Express%C2%AE-6.0-Specification-to-Reach-64-GTs|titulo=PCI-SIG® Announces Upcoming PCI Express® 6.0 Specification to Reach 64 GT/s|data=18 de junho de 2019|website=www.businesswire.com}}</ref> O novo padrão usa [[Modulação por amplitude de pulso|modulação de amplitude de pulso]] de 4 níveis (PAM -4) com uma correção de erro direta de baixa latência (FEC) no lugar da modulação sem retorno a zero (NRZ).<ref name="O5gOe">{{citar web|url=https://www.anandtech.com/show/14559/pci-express-bandwidth-to-be-doubled-again-pcie-60-announced-spec-to-land-in-2021|titulo=PCI Express Bandwidth to Be Doubled Again: PCIe 6.0 Announced, Spec to Land in 2021|primeiro=Ryan|ultimo=Smith|website=www.anandtech.com}}</ref> Ao contrário das versões anteriores do PCI Express, a correção de erros direta é usada para aumentar a integridade dos dados e o PAM-4 é usado como código de linha para que dois bits sejam transferidos por transferência. Com taxa de transferência de dados de 64 GT/s (taxa de bits brutos), até 121 GB/s em cada direção é possível na configuração x16.<ref name="businesswire.com" />

Em 24 de fevereiro de 2020, foi lançada a especificação PCI Express 6.0 revisão 0.5 (um "primeiro rascunho" com todos os aspectos arquitetônicos e requisitos definidos).<ref name="puGmx">{{citar web|url=https://www.phoronix.com/scan.php?page=news_item&px=PCI-Express-6.0-v0.5|titulo=PCI Express 6.0 Reaches Version 0.5 Ahead Of Finalization Next Year – Phoronix|website=www.phoronix.com}}</ref>

Em 5 de novembro de 2020, foi lançada a especificação PCI Express 6.0 revisão 0.7 (um "rascunho completo" com especificações elétricas validadas por meio de chips de teste).<ref name="ltCSi">{{citar web |ultimo1=Shilov |primeiro1=Anton |titulo=PCIe 6.0 Specification Hits Milestone: Complete Draft Is Ready |url=https://www.tomshardware.com/news/pcie-6-specification-hits-milestone-complete-draft-is-ready |website=Tom's Hardware |data=4 de novembro de 2020 |publisher= |acessodata=24 de outubro de 2022}}</ref>

Em 6 de outubro de 2021, a especificação PCI Express 6.0 revisão 0.9 (um "rascunho final") foi lançada.<ref name="60r9">{{citar web |ultimo=Yanes |primeiro=Al |titulo=PCIe® 6.0 Specification, Version 0.9: One Step Closer to Final Release {{!}} PCI-SIG |url=https://pcisig.com/blog/pcie®-60-specification-version-09-one-step-closer-final-release |website=pcisig.com |acessodata=17 de outubro de 2022}}</ref>

Em 11 de janeiro de 2022, o PCI-SIG anunciou oficialmente o lançamento da especificação final do PCI Express 6.0.<ref>{{citar web|url=https://www.businesswire.com/news/home/20220111005011/en/PCI-SIG%C2%AE-Releases-PCIe%C2%AE-6.0-Specification-Delivering-Record-Performance-to-Power-Big-Data-Applications |titulo=PCI-SIG® Releases PCIe® 6.0 Specification Delivering Record Performance to Power Big Data Applications |publisher=Business Wire |data=2022-01-11 |accessdate=17 de outubro de 2022}}</ref>

A codificação PAM-4 resulta em uma [[Taxa de erros de bit|taxa de erro de bits]] (BER) muito mais alta de 10 <sup>−6</sup> (vs. 10 <sup>−12</sup> anteriormente), portanto, no lugar da codificação 128b/130b, uma correção de erro direta entrelaçada de 3 vias (FEC) é usada além da verificação de [[CRC|redundância cíclica]] (CRC). Um bloco FLIT (Flow Control Unit) fixo de 256 bytes transporta 242 bytes de dados, que inclui pacotes de nível de transação (TLP) de tamanho variável e carga útil da camada de enlace de dados (DLLP); os 14 bytes restantes são reservados para CRC de 8 bytes e FEC de 6 bytes.<ref name=pcie6_evolution_blog>{{citar web|url=https://pcisig.com/blog/evolution-pci-express-specification-its-sixth-generation-third-decade-and-still-going-strong |titulo=The Evolution of the PCI Express Specification: On its Sixth Generation, Third Decade and Still Going Strong |publisher=Pci-Sig |data=2022-01-11 |accessdate=17 de outubro de 2022}}</ref><ref name="PCIe6_fut">{{citar web|url=https://www.youtube.com/watch?v=jhehXwnu0Ss |arquivourl=https://ghostarchive.org/varchive/youtube/20211030/jhehXwnu0Ss|arquivodata=2021-10-30|titulo=PCIe 6.0 Specification: The Interconnect for I/O Needs of the Future |page=8 |author=Debendra Das Sharma |publisher=PCI-SIG}}</ref> [[Código de Gray|Código Gray]] de 3 vias é usado no modo PAM-4/FLIT para reduzir a taxa de erro; a interface não muda para a codificação NRZ e 128/130b mesmo ao retreinar para taxas de dados mais baixas.<ref name=cadence_pice6>{{citar web|url=https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/ip/design-ip/pushing-the-envelope-with-pcie-6-wp.pdf |titulo=Pushing the Envelope with PCIe 6.0: Bringing PAM4 to PCIe |data= |accessdate=17 de outubro de 2022}}</ref><ref name=pcie6_webinar>{{citar web|url=https://pcisig.com/sites/default/files/files/PCIe%206.0%20Webinar_Final_.pdf |titulo=PowerPoint Presentation |data= |accessdate=17 de outubro de 2022}}</ref>

=== {{Anchor|7.0}}PCI Express 7.0 ===
Em 21 de junho de 2022, a PCI-SIG anunciou o desenvolvimento da especificação PCI Express 7.0.<ref>{{citar web|url=https://www.businesswire.com/news/home/20220621005137/en |titulo=PCI-SIG® Announces PCI Express® 7.0 Specification to Reach 128 GT/s |publisher=Business Wire |data=2022-06-21 |accessdate=17 de outubro de 2022}}</ref> Ele fornecerá uma taxa de bits bruta de 128 GT/s e até 242 GB/s por direção na configuração x16, usando a mesma sinalização [[Modulação por amplitude de pulso|PAM4]] da versão 6.0. A duplicação da taxa de dados será alcançada pelo ajuste fino dos parâmetros do canal para diminuir as perdas de sinal e melhorar a eficiência de energia. A especificação deve ser finalizada em 2025.

== Extensões e direções futuras ==
Alguns fornecedores oferecem produtos PCIe sobre fibra,<ref name="adnacoPCIe">{{citar web |url=http://www.adnaco.com/2011/09/03/new1 |data=2011-04-22 |titulo=Introduced second generation PCI Express Gen 2 over fiber optic systems |publisher=Adnaco |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20121004094357/http://www.adnaco.com/2011/09/03/new1/ |arquivodata=4 de outubro de 2012}}</ref><ref name="g6np3">{{citar web |titulo=PCIe Active Optical Cable System |url=http://www.samtec.com/cable-systems/active-optics/active-optical-cable/pcie.aspx |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20141230122105/http://www.samtec.com/cable-systems/active-optics/active-optical-cable/pcie.aspx |arquivodata=30 de dezembro de 2014}}</ref> com cabos ópticos ativos (AOC) para comutação PCIe a distância aumentada em gavetas de expansão PCIe,<ref name="IBM-REDP-5137-00">[http://www.redbooks.ibm.com/redpapers/pdfs/redp5137.pdf IBM Power Systems E870 and E880 Technical Overview and Introduction]</ref><ref name="IBM-REDP-5649-00"/> ou em casos específicos onde a ponte PCIe é transparente é preferível usar um padrão mais convencional (como InfiniBand ou [[Ethernet]]) que pode exigir software adicional para suportá-lo.

''[[Thunderbolt (interface)|Thunderbolt]]'' foi co-desenvolvido pela [[Intel]] e pela [[Apple]] como uma interface de uso geral de alta velocidade combinando um link PCIe lógico com [[DisplayPort]] e foi originalmente concebido como uma interface totalmente em fibra, mas devido a dificuldades iniciais na criação de uma interconexão de fibra amigável ao consumidor, quase todas as implementações são sistemas de cobre. Uma exceção notável, o Sony VAIO Z VPC-Z2, usa uma porta USB não padrão com um componente óptico para conectar a um adaptador de vídeo PCIe externo. A Apple tem sido o principal impulsionador da adoção do Thunderbolt até 2011, embora vários outros fornecedores<ref name="kZCuH">{{citar revista |url=https://www.pcworld.com/article/240013/acer_asus_to_bring_intels_thunderbolt_speed_technology_to_windows_pcs.html |titulo=Acer, Asus to Bring Intel's Thunderbolt Speed Technology to Windows PCs |magazine=PC World |data=2011-09-14 |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20120118190546/http://www.pcworld.com/article/240013/acer_asus_to_bring_intels_thunderbolt_speed_technology_to_windows_pcs.html |arquivodata=2012-01-18}}</ref> tenham anunciado novos produtos e sistemas com Thunderbolt. Thunderbolt 3 forma a base do [[USB4]] padrão.

A especificação ''Mobile PCIe'' (abreviada para ''M-PCIe'') permite que a arquitetura PCI Express opere sobre a tecnologia de camada física M-PHY da MIPI Alliance. Com base na ampla adoção já existente do M-PHY e seu design de baixo consumo de energia, o Mobile PCIe permite que os dispositivos móveis usem o PCI Express.<ref name="RKmF2">{{citar web |url= http://www.tomshardware.com/news/M-PCIe-M.2-PCIe-3.1-PCIe-4.0-OCuLink,23259.html |titulo= PCIe for Mobile Launched; PCIe 3.1, 4.0 Specs Revealed |data= 2013-06-28 |acessodata= 24 de outubro de 2022 |author= Kevin Parrish |website= Tom's Hardware}}</ref>

=== Processo de rascunho ===
Existem 5 versões principais/pontos de verificação em uma especificação PCI-SIG:<ref name="yT5P8">{{citar web|url=https://www.chipestimate.com/PCI-Express-40-Draft-07-and-PIPE-44-Specifications-What-Do-They-Mean-to-Designers/Synopsys/Technical-Article/2017/02/21|titulo=PCI Express 4.0 Draft 0.7 & PIPE 4.4 Specifications – What Do They Mean to Designers? — Synopsys Technical Article {{!}} ChipEstimate.com|website=www.chipestimate.com|language=en|acessodata=24 de outubro de 2022}}</ref>

*Rascunho 0.3 (Conceito): esta versão pode ter poucos detalhes, mas descreve a abordagem geral e os objetivos.
*Rascunho 0.5 (Primeiro rascunho): esta versão possui um conjunto completo de requisitos de arquitetura e deve atender totalmente às metas estabelecidas no rascunho 0.3.
*Rascunho 0.7 (rascunho completo): esta versão deve ter um conjunto completo de requisitos funcionais e métodos definidos, e nenhuma nova funcionalidade pode ser adicionada à especificação após esta versão. Antes do lançamento deste projeto, as especificações elétricas devem ter sido validadas por meio de teste de silício.
*Rascunho 0.9 (rascunho final): esta versão permite que as empresas membros do PCI-SIG realizem uma revisão interna de propriedade intelectual, e nenhuma alteração funcional é permitida após esse rascunho.
*1.0 (versão final): esta é a especificação final e definitiva, e quaisquer alterações ou aprimoramentos são por meio de documentação de errata e avisos de alteração de engenharia (ECNs), respectivamente.

Historicamente, os primeiros adotantes de uma nova especificação PCIe geralmente começam a projetar com o Rascunho 0.5, pois podem construir com confiança sua lógica de aplicativo em torno da nova definição de largura de banda e, muitas vezes, até mesmo começar a desenvolver para quaisquer novos recursos de protocolo. No estágio Rascunho 0.5, no entanto, ainda há uma forte probabilidade de mudanças na implementação real da camada de protocolo PCIe, portanto, os designers responsáveis por desenvolver esses blocos internamente podem hesitar mais em começar a trabalhar do que aqueles que usam IP de interface de fontes externas.

== Resumo de protocolo de hardware ==
O link PCIe é construído em torno de pares unidirecionais dedicados de conexões seriais (1 bit), ponto a ponto, conhecidas como ''lanes''. Isso contrasta fortemente com a conexão PCI anterior, que é um sistema baseado em barramento em que todos os dispositivos compartilham o mesmo barramento paralelo bidirecional de 32 bits ou 64 bits.

PCI Express é um protocolo em camadas, consistindo em uma camada de ''[[#Camada de transação|transação]]'', uma ''[[#Camada de enlace de dados|camada de enlace de dados]]'' e uma ''[[#Camada física|camada física]]''. A camada de enlace de dados é subdividida para incluir uma subcamada de [[Media Access Control|controle de acesso ao meio]] (MAC). A camada física é subdividida em subcamadas lógicas e elétricas. A subcamada lógica física contém uma subcamada de codificação física (PCS). Os termos são emprestados do modelo de protocolo de rede IEEE 802.

=== Camada física ===
{| class="wikitable floatright" style="margin-left: 1.5em; margin-right: 0; margin-top: 0;"
|+ Pinos e comprimentos do conector
|-
! rowspan="2" | Pistas
! colspan="2" | Pinos
! colspan="2" | Comprimento
|-
! Total
! Variável
! Total
! Variável
|-
| {{0}}x1 || 2×18 = {{0}}36<ref name="9tQ3g">{{citar web |url=http://pinouts.ru/Slots/pci_express_pinout.shtml |titulo=PCI Express 1x, 4x, 8x, 16x bus pinout and wiring @ |publisher=Pinouts |location=[[Russia|RU]] |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20091125025800/http://pinouts.ru/Slots/pci_express_pinout.shtml |arquivodata=2009-11-25}}</ref> || 2×{{0}}7 = {{0}}14 || 25 mm || {{0}}7.65 mm
|-
| {{0}}x4 || 2×32 = {{0}}64 || 2×21 = {{0}}42 || 39 mm || 21.65 mm
|-
| {{0}}x8 || 2×49 = {{0}}98 || 2×38 = {{0}}76 || 56 mm || 38.65 mm
|-
| x16 || 2×82 = 164 || 2×71 = 142 || 89 mm || 71.65 mm
|}

[[File:PCIe J1900 SoC ITX Mainboard IMG 1820.JPG|thumb|Um conector PCI Express x1 de extremidade aberta permite que placas mais longas que usam mais pistas sejam conectadas enquanto operam em velocidades x1]]

A especificação PCIe Physical Layer (PHY, PCIEPHY, PCI Express PHY ou PCIe PHY) é dividida em duas subcamadas, correspondentes às especificações elétricas e lógicas. A subcamada lógica às vezes é dividida em subcamada MAC e PCS, embora essa divisão não seja formalmente parte da especificação PCIe. Uma especificação publicada pela Intel, a PHY Interface for PCI Express (PIPE),<ref name="pipe_spec">{{citar web |titulo= PHY Interface for the PCI Express Architecture |edition= version 2.00 |acessodata= 24 de outubro de 2022 |publisher= Intel |url= http://download.intel.com/technology/pciexpress/devnet/docs/pipe2_00.pdf |urlmorta=sim |arquivourl= https://web.archive.org/web/20080317171752/http://download.intel.com/technology/pciexpress/devnet/docs/pipe2_00.pdf |arquivodata= 17 de março de 2008}}</ref> define o particionamento funcional MAC/PCS e a interface entre essas duas subcamadas. A especificação PIPE também identifica a camada de anexo de mídia física (PMA), que inclui o serializador/desserializador (SerDes) e outros circuitos analógicos; entretanto, como as implementações do SerDes variam muito entre os fornecedores de [[Circuito integrado de aplicação especifica|ASIC]], o PIPE não especifica uma interface entre o PCS e o PMA.

No nível elétrico, cada pista consiste em dois pares diferenciais unidirecionais operando a 2,5, 5, 8, 16 ou 32 [[Gigabit|Gbit]]/s, dependendo das capacidades negociadas. Transmissão e recepção são pares diferenciais separados, para um total de quatro fios de dados por pista.

Uma conexão entre quaisquer dois dispositivos PCIe é conhecida como ''link'' e é construída a partir de uma coleção de uma ou mais ''vias''. Todos os dispositivos devem oferecer suporte mínimo ao link de pista única (x1). Os dispositivos podem, opcionalmente, suportar links mais amplos compostos por até 32 vias.<ref name="PCIe-System-Architecture">[https://www.mindshare.com/files/ebooks/PCI%20Express%20System%20Architecture.pdf PCI Express System Architecture]</ref><ref name="Intel-PCIe">[https://www.intel.ru/content/www/ru/ru/io/pci-express/pci-express-architecture-general.html PCI Express Architecture, intel.com] {{webarchive|url=https://web.archive.org/web/20160204011132/https://www.intel.ru/content/www/ru/ru/io/pci-express/pci-express-architecture-general.html|data=4 de fevereiro de 2016}}</ref> Isso permite uma compatibilidade muito boa de duas maneiras:

*Uma placa PCIe se encaixa fisicamente (e funciona corretamente) em qualquer slot que seja pelo menos tão grande quanto (por exemplo, uma placa de tamanho x1 funciona em qualquer slot de tamanho);
*Um slot de tamanho físico grande (por exemplo, x16) pode ser conectado eletricamente com menos pistas (por exemplo, x1, x4, x8 ou x12), desde que forneça as conexões de aterramento exigidas pelo tamanho do slot físico maior.

Em ambos os casos, o PCIe negocia o maior número de vias com suporte mútuo. Muitas placas gráficas, placas-mãe e versões de [[BIOS]] são verificadas para suportar conectividade x1, x4, x8 e x16 na mesma conexão.

A largura de um conector PCIe é de 8,8 mm, enquanto a altura é de 11,25 mm e o comprimento é variável. A seção fixa do conector tem 11,65 mm de comprimento e contém duas fileiras de 11 pinos cada (22 pinos no total), enquanto o comprimento da outra seção é variável dependendo do número de pistas. Os pinos são espaçados em intervalos de 1 mm e a espessura do cartão que entra no conector é de 1,6 mm.<ref name="pcie_schematics1">{{citar web |publisher= Interface bus |titulo= Mechanical Drawing for PCI Express Connector |acessodata= 24 de outubro de 2022 |url= http://www.interfacebus.com/PCI-Express-Bus-PCIe-Description.html#d}}</ref><ref name="pcie_schematics2">{{citar web |url= http://portal.fciconnect.com/Comergent/fci/drawing/10018783.pdf |titulo= FCi schematic for PCIe connectors |publisher= FCI connect |acessodata= 24 de outubro de 2022|arquivourl=https://web.archive.org/web/20080920210549/http://portal.fciconnect.com/Comergent//fci/drawing/10018783.pdf|arquivodata=20 de setembro de 2008}}</ref>

==== Transmissão de dados ====
O PCIe envia todas as mensagens de controle, incluindo interrupções, pelos mesmos links usados para dados. O protocolo serial nunca pode ser bloqueado, portanto, a latência ainda é comparável ao PCI convencional, que possui linhas de interrupção dedicadas. Quando o problema de compartilhamento de IRQ de interrupções baseadas em pinos é levado em consideração e o fato de que as interrupções sinalizadas por mensagem (MSI) podem contornar um APIC de E/S e serem entregues diretamente à CPU, o desempenho do MSI acaba sendo substancialmente melhor.<ref name="vV4Hv">[https://www.intel.com/content/dam/www/public/us/en/documents/white-papers/msg-signaled-interrupts-paper.pdf Reducing Interrupt Latency Through the Use of Message Signaled Interrupts]</ref>

Os dados transmitidos em links de várias vias são intercalados, o que significa que cada byte sucessivo é enviado por vias sucessivas. A especificação PCIe refere-se a essa intercalação como ''distribuição de dados''. Embora exija uma complexidade de hardware significativa para sincronizar (ou deskew) os dados distribuídos de entrada, o striping pode reduzir significativamente a latência do ''n -'' <sup>ésimo</sup> byte em um link. Embora as pistas não estejam totalmente sincronizadas, há um limite para a ''inclinação pista a pista'' de 20/8/6 ns para 2,5/5/8 GT/s para que os buffers de hardware possam realinhar os dados distribuídos.<ref name="iPAaS">''PCI Express Base Specification, Revision 3.0'' Table 4-24</ref> Devido aos requisitos de preenchimento, o striping pode não necessariamente reduzir a latência de pequenos pacotes de dados em um link.

Tal como acontece com outros protocolos de transmissão serial de alta taxa de dados, o clock está [[Self-clocking|embutido]] no sinal. No nível físico, o PCI Express 2.0 utiliza o esquema de [[8B/10B|codificação 8b/10b]]<ref name="faq3" /> (código de linha) para garantir que sequências de dígitos idênticos consecutivos (zeros ou uns) sejam limitadas em comprimento. Essa codificação foi usada para evitar que o receptor perdesse o controle de onde estão as bordas dos bits. Nesse esquema de codificação, cada oito bits de dados de carga útil (não codificados) são substituídos por 10 bits (codificados) de dados de transmissão, causando uma sobrecarga de 20% na largura de banda elétrica. Para melhorar a largura de banda disponível, o PCI Express versão 3.0 usa a codificação 128b/130b (sobrecarga de 1,54%). Codificação de linha limita o comprimento de execução de sequências de dígitos idênticos em fluxos de dados e garante que o receptor permaneça sincronizado com o transmissor por meio da [[Recuperação de relógio|recuperação do clock]].

Um equilíbrio desejável (e, portanto, [[densidade espectral]]) de 0 e 1 bits no fluxo de dados é obtido por [[Ou exclusivo|XORing] de um polinômio binário conhecido como um "embaralhador" para o fluxo de dados em uma topologia de realimentação. Como o polinômio de embaralhamento é conhecido, os dados podem ser recuperados aplicando o XOR uma segunda vez. As etapas de codificação e decodificação são realizadas em hardware.

=== Camada de enlace de dados ===
A camada de link de dados executa três serviços vitais para o link PCIe:

#sequenciar os pacotes da camada de transação (TLPs) que são gerados pela camada de transação,
#garantir a entrega confiável de TLPs entre dois terminais por meio de um protocolo de confirmação (sinalização ACK e NAK) que requer explicitamente a repetição de TLPs não reconhecidos/ruins,
#inicializar e gerenciar créditos de controle de fluxo

No lado da transmissão, a camada de enlace de dados gera um número de sequência crescente para cada TLP de saída. Ele serve como uma etiqueta de identificação única para cada TLP transmitido e é inserido no cabeçalho do TLP de saída. Um [[CRC|código de verificação de redundância cíclica]] de 32 bits (conhecido neste contexto como Link CRC ou LCRC) também é anexado ao final de cada TLP de saída.

No lado do recebimento, o LCRC e o número de sequência do TLP recebido são validados na camada de enlace. Se a verificação de LCRC falhar (indicando um erro de dados) ou o número de sequência estiver fora do intervalo (não consecutivo do último TLP válido recebido), o TLP incorreto, bem como quaisquer TLPs recebidos após o TLP incorreto, são considerados inválidos e descartados. O receptor envia uma mensagem de confirmação negativa (NAK) com o número de sequência do TLP inválido, solicitando a retransmissão de todos os TLPs para frente desse número de sequência. Se o TLP recebido passar na verificação LCRC e tiver o número de sequência correto, ele será tratado como válido. O receptor de link incrementa o número de sequência (que rastreia o último TLP bom recebido) e encaminha o TLP válido para a camada de transação do receptor. Uma mensagem ACK é enviada ao transmissor remoto, indicando que o TLP foi recebido com sucesso (e, por extensão, todos os TLPs com números de sequência anteriores).

Se o transmissor receber uma mensagem NAK ou nenhuma confirmação (NAK ou ACK) for recebida até que um período de tempo limite expire, o transmissor deverá retransmitir todos os TLPs que não possuem uma confirmação positiva (ACK). Salvo um mau funcionamento persistente do dispositivo ou meio de transmissão, a camada de enlace apresenta uma conexão confiável com a camada de transação, uma vez que o protocolo de transmissão garante a entrega de TLPs em um meio não confiável.

Além de enviar e receber TLPs gerados pela camada de transação, a camada de enlace de dados também gera e consome pacotes de camada de enlace de dados (DLLPs). Os sinais ACK e NAK são comunicados via DLLPs, assim como algumas mensagens de gerenciamento de energia e informações de crédito de controle de fluxo (em nome da camada de transação).

Na prática, o número de TLPs não reconhecidos em voo no link é limitado por dois fatores: o tamanho do buffer de repetição do transmissor (que deve armazenar uma cópia de todos os TLPs transmitidos até que o receptor remoto os confirme) e o controle de fluxo créditos emitidos pelo receptor para um transmissor. O PCI Express exige que todos os receptores emitam um número mínimo de créditos, para garantir que um link permita o envio de TLPs PCIConfig e TLPs de mensagens.

=== Camada de transação ===
O PCI Express implementa transações divididas (transações com solicitação e resposta separadas por tempo), permitindo que o link transporte outro tráfego enquanto o dispositivo de destino coleta dados para a resposta.

PCI Express usa controle de fluxo baseado em crédito. Nesse esquema, um dispositivo anuncia um valor inicial de crédito para cada buffer recebido em sua camada de transação. O dispositivo na extremidade oposta do link, ao enviar transações para este dispositivo, conta o número de créditos que cada TLP consome de sua conta. O dispositivo emissor só pode transmitir um TLP quando isso não fizer com que sua contagem de crédito consumido exceda seu limite de crédito. Quando o dispositivo receptor termina de processar o TLP de seu buffer, ele sinaliza um retorno de créditos ao dispositivo emissor, o que aumenta o limite de crédito pelo valor restaurado. Os contadores de crédito são contadores modulares, e a comparação dos créditos consumidos com o limite de crédito requer [[aritmética modular]]. A vantagem desse esquema (em comparação com outros métodos, como estados de espera ou protocolos de transferência baseados em handshake) é que a latência do retorno de crédito não afeta o desempenho, desde que o limite de crédito não seja encontrado. Essa suposição geralmente é atendida se cada dispositivo for projetado com tamanhos de buffer adequados.

PCIe 1.x é frequentemente citado para suportar uma taxa de dados de 250 MB/s em cada direção, por pista. Esta figura é um cálculo da taxa de sinalização física (2,5 [[Baud|gigabaud]]) dividida pela sobrecarga de codificação (10 bits por byte). Isso significa que uma placa PCIe de dezesseis pistas (x16) seria teoricamente capaz de 16x250 MB/s = 4 GB/s em cada direção. Embora isso seja correto em termos de bytes de dados, cálculos mais significativos são baseados na taxa de carga útil de dados utilizável, que depende do perfil do tráfego, que é uma função do aplicativo de alto nível (software) e dos níveis de protocolo intermediários.

Como outros sistemas de interconexão serial de alta taxa de dados, o PCIe possui um protocolo e sobrecarga de processamento devido à robustez de transferência adicional (CRC e confirmações). Transferências unidirecionais longas e contínuas (como as típicas em controladores de armazenamento de alto desempenho) podem se aproximar de >95% da taxa de dados brutos (pista) do PCIe. Essas transferências também se beneficiam mais com o aumento do número de vias (x2, x4, etc.). Mas em aplicações mais típicas (como um controlador [[USB]] ou [[Ethernet]]), o perfil de tráfego é caracterizado como pacotes de dados curtos com reconhecimentos obrigatórios frequentes.{{carece de fontes}} Esse tipo de tráfego reduz a eficiência do link, devido à sobrecarga da análise de pacotes e interrupções forçadas (na interface do host do dispositivo ou na CPU do PC). Sendo um protocolo para dispositivos conectados à mesma [[Circuito impresso|placa de circuito impresso]], não requer a mesma tolerância a erros de transmissão que um protocolo para comunicação a distâncias maiores e, portanto, essa perda de eficiência não é específica do PCIe.

=== Eficiência do link ===
Quanto a qualquer link de comunicação "tipo rede", parte da largura de banda "bruta" é consumida pela sobrecarga do protocolo:<ref name="Xilinx">{{citar web|titulo=Understanding Performance of PCI Express Systems|url=https://www.xilinx.com/support/documentation/white_papers/wp350.pdf|ultimo=Lawley|primeiro=Jason|publisher=Xilinx|version=1.2|data=2014-10-28|urlmorta=não}}</ref>

Uma via PCIe 1.x, por exemplo, oferece uma taxa de dados sobre a camada física de 250 MB/s (simplex). Esta não é a largura de banda de carga útil, mas a largura de banda da camada física – uma pista PCIe precisa transportar informações adicionais para funcionalidade total.<ref name="Xilinx" />

{| class="wikitable"
|+Pacote de camada de transação Gen 2<ref name="Xilinx" />{{rp|3}}
!scope="row" scope="col" style="width: 80px;" |Camada
!scope="col" style="width: 20px;" |PHY
!scope="col" style="width: 120px;" |Camada de enlace de dados
!scope="col" style="width: 400px;" colspan="3" |Transação
!scope="col" style="width: 120px;" |Camada de enlace de dados
!scope="col" style="width: 20px;" |PHY
|-
!scope="row" |Dados
|Start
|Seqüência
|scope="col" style="width: 75px;" |Cabeçalho
|scope="col" style="text-align:center; width: 250px;" |Carga útil
|scope="col" style="width: 75px;" |ECRC
|LCRC
|Fim
|-
|Tamanho (Bytes)
|1
|2
|12 ou 16
|scope="col" style="text-align:center;" |0 a 4096
|4 (opcional)
|4
|1
|}

A sobrecarga Gen2 é então de 20, 24 ou 28 bytes por transação.{{carece de fontes}}

{| class="wikitable"
|+Pacote de camada de transação Gen 3<ref name="Xilinx" />{{rp|3}}
!scope="row" scope="col" style="width: 80px;" |Camada
!scope="col" style="width: 40px;" |G3 PHY
!scope="col" style="width: 120px;" |Camada de enlace de dados
!scope="col" colspan="3" style="width: 400px;" |Camada de Transação
!scope="col" style="width: 120px;" |Camada de enlace de dados
|-
!scope="row" |Dados
|Start
|Seqüência
|scope="col" style="width: 75px;" |Cabeçalho
|scope="col" style="width: 250px;text-align:center;" |Carga útil
|scope="col" style="width: 75px;" |ECRC
|LCRC
|-
!scope="row" |Tamanho (Bytes)
|4
|2
|12 ou 16
|scope="col" style="text-align:center; |0 a 4096
|4 (opcional)
|4
|}

A sobrecarga Gen3 é então de 22, 26 ou 30 bytes por transação.{{carece de fontes}}

O <math>\text{Packet Efficiency} = \frac{\text{Payload}}{\left(\text{Payload} + \text{Overhead} \right)}</math> para uma carga útil de 128 bytes é 86% e 98% para uma carga útil de 1024 bytes. Para pequenos acessos como configurações de registro (4 bytes), a eficiência cai para até 16%.{{carece de fontes}}

O tamanho máximo da carga útil (MPS) é definido em todos os dispositivos com base no menor máximo em qualquer dispositivo na cadeia. Se um dispositivo possui um MPS de 128 bytes, ''todos os'' dispositivos da árvore devem definir seus MPS para 128 bytes. Nesse caso, o barramento terá uma eficiência de pico de 86% para gravações.<ref name="Xilinx" />{{rp|3}}

== Aplicações ==
[[File:ASUS GTX-650 Ti TOP Cu-II PCI Express 3.0 x16 graphics card.jpg|thumb|[[Asus]] Nvidia GeForce GTX 650 Ti, uma placa gráfica PCI Express 3.0 x16]]
[[File:NVIDIA-GTX-1070-FoundersEdition-FL.jpg|thumb|A [[Nvidia]] GeForce GTX 1070, GeForce GTX 1070, uma placa gráfica PCI Express 3.0 x16]]
[[File:An Intel 82574L Gigabit Ethernet NIC, PCI Express x1 card.jpg|thumb|right|[[Intel]] 82574L Gigabit Ethernet [[Placa de rede|NIC]], uma placa PCI Express x1]]
[[File:SATA 6 Gbit-s controller, in form of a PCI Express card.jpg|thumb|right|Um controlador [[Serial_ATA#SATA_3.0_Gbit/s|SATA 3.0]] baseado em [[Marvell Technology Group|Marvell]], como uma placa PCI Express x1]]

O PCI Express opera em aplicativos de consumo, servidor e industriais, como uma interconexão no nível da placa-mãe (para conectar periféricos montados na placa-mãe), uma interconexão de backplane passiva e uma interface de [[placa de expansão]] para placas adicionais.

Em praticamente todos os PCs modernos (a partir de 2012), de laptops e desktops de consumo a servidores de dados corporativos, o barramento PCIe serve como a principal interconexão no nível da placa-mãe, conectando o processador do sistema host com periféricos integrados (ICs montados em superfície) e periféricos adicionais (placas de expansão). Na maioria desses sistemas, o barramento PCIe coexiste com um ou mais barramentos PCI legados, para compatibilidade retroativa com o grande corpo de periféricos PCI legados.

A partir de 2013, o PCI Express substituiu o AGP como interface padrão para placas gráficas em novos sistemas. Quase todos os modelos de [[Placa de vídeo|placas gráficas]] lançados desde 2010 pela AMD (ATI) e [[Nvidia]] usam PCI Express. A Nvidia usa a transferência de dados de alta largura de banda do PCIe para sua tecnologia [[Scalable Link Interface]] (SLI), que permite que várias placas gráficas do mesmo chipset e número de modelo sejam executadas em conjunto, permitindo maior desempenho.{{carece de fontes}} A AMD também desenvolveu um sistema multi-GPU baseado em PCIe chamado [[AMD CrossFire|CrossFire]].{{carece de fontes}} AMD, Nvidia e Intel lançaram chipsets de placas-mãe que suportam até quatro slots PCIe x16, permitindo configurações de placa tri-GPU e quad-GPU.

=== GPUs externas ===
Teoricamente, o PCIe externo poderia dar a um notebook o poder gráfico de um desktop, conectando um notebook a qualquer placa de vídeo PCIe de desktop (incluída em sua própria caixa externa, com fonte de alimentação e refrigeração); isso é possível com uma interface ExpressCard ou [[Thunderbolt (interface)|Thunderbolt]]. Uma interface ExpressCard fornece [[Bit rate|taxas de bits]] de 5 Gbit/s (taxa de transferência de 0,5 GB/s), enquanto uma interface Thunderbolt fornece taxas de bits de até 40 Gbit/s (taxa de transferência de 5 GB/s).

Em 2006, a [[Nvidia]] desenvolveu a família de [[Unidade de processamento gráfico|GPUs]] PCIe externo Quadro Plex que pode ser usado para aplicativos gráficos avançados para o mercado profissional.<ref name="gxHZT">{{citar web|url=http://www.nvidia.com/object/IO_34527.html|titulo=NVIDIA Introduces NVIDIA Quadro® Plex – A Quantum Leap in Visual Computing|data=2006-08-01|website=Nvidia|arquivourl=https://web.archive.org/web/20060824225752/http://www.nvidia.com/object/IO_34527.html|arquivodata=2006-08-24|urlmorta=não|acessodata=24 de outubro de 2022}}</ref> Essas placas de vídeo requerem um slot PCI Express x8 ou x16 para a placa do lado do host, que se conecta ao Plex por meio de um VHDCI transportando oito pistas PCIe.<ref name="zJYg8">{{citar web|url=http://www.nvidia.com/page/quadroplex.html|titulo=Quadro Plex VCS – Advanced visualization and remote graphics|publisher=nVidia|arquivourl=https://web.archive.org/web/20110428042937/http://www.nvidia.com/page/quadroplex.html|arquivodata=2011-04-28|urlmorta=não|acessodata=24 de outubro de 2022}}</ref>

Em 2008, a AMD anunciou a tecnologia ATI XGP, baseada em um sistema de cabeamento proprietário que é compatível com transmissões de sinal PCIe x8.<ref name="HgxXj">{{citar web|url=http://ati.amd.com/technology/xgp/|titulo=XGP|work=ATI|publisher=AMD|arquivourl=https://web.archive.org/web/20081215094603/http://ati.amd.com/technology/xgp/|arquivodata=15 de dezembro de 2008|urlmorta=sim|acessodata=24 de outubro de 2022}}</ref> Este conector está disponível nos notebooks Fujitsu Amilo e Acer Ferrari One. A Fujitsu lançou seu gabinete AMILO GraphicBooster para XGP logo em seguida.<ref name="WHU07">{{Citation|titulo=Fujitsu-Siemens Amilo GraphicBooster External Laptop GPU Released|data=2008-12-03|url=http://www.ubergizmo.com/2008/12/fujitsu-siemens-amilo-graphicbooster-external-laptop-gpu-released/|arquivourl=https://web.archive.org/web/20151016192734/http://www.ubergizmo.com/2008/12/fujitsu-siemens-amilo-graphicbooster-external-laptop-gpu-released/|urlmorta=não|acessodata=24 de outubro de 2022|arquivodata=2015-10-16}}</ref> Por volta de 2010, a Acer lançou o dock gráfico Dynavivid para XGP.<ref name="mvR09">{{Citation|titulo=DynaVivid Graphics Dock from Acer arrives in France, what about the US?|data=2010-08-11|url=http://www.ubergizmo.com/2010/08/dynavivid-graphics-dock-from-acer-arrives-in-france-what-about-the-us/|arquivourl=https://web.archive.org/web/20151016192734/http://www.ubergizmo.com/2010/08/dynavivid-graphics-dock-from-acer-arrives-in-france-what-about-the-us/|urlmorta=não|acessodata=24 de outubro de 2022|arquivodata=2015-10-16}}</ref>

Em 2010, foram introduzidos hubs de placas externas que podem se conectar a um laptop ou desktop por meio de um slot PCI ExpressCard. Esses hubs podem aceitar placas gráficas de tamanho normal. Exemplos incluem MSI GUS,<ref name="ZAJ0y">{{Citation |ultimo1= Dougherty |primeiro1= Steve |data= 22 de maio de 2010 |url= http://www.tweaktown.com/news/15382/msi_to_showcase_gus_external_graphics_solution_for_laptops_at_computex/ |titulo= MSI to showcase 'GUS' external graphics solution for laptops at Computex |newspaper= TweakTown}}</ref> ViDock da Village Instrument,<ref name="J5UtH">{{Citation |primeiro1= Jerry |ultimo1= Hellstrom |data = 9 de agosto de 2011 | url = http://www.pcper.com/news/Editorial/ExpressCard-trying-pull-not-so-fast-one |titulo = ExpressCard trying to pull a (not so) fast one? | newspaper = PC Perspective | type = editorial |urlmorta=não |arquivourl = https://web.archive.org/web/20160201160254/http://www.pcper.com/news/Editorial/ExpressCard-trying-pull-not-so-fast-one |arquivodata = 1 de fevereiro de 2016}}</ref> Asus XG Station, adaptador Bplus PE4H V3.2,<ref name="jWWJt">{{citar web |url=http://www.hwtools.net/Adapter/PE4H%20V3.2.html |titulo=PE4H V3.2 (PCIe x16 Adapter) |publisher=Hwtools.net |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20140214012341/http://www.hwtools.net/Adapter/PE4H%20V3.2.html |arquivodata=2014-02-14}}</ref> bem como dispositivos DIY mais improvisados.<ref name="ERk1e">{{Citation | newspaper = Notebook review |primeiro1 = Kevin |ultimo1 = O'Brien |data = 8 de setembro de 2010 | url = http://www.notebookreview.com/default.asp?newsID=5846&review=how+to+upgrade+laptop+graphics+notebook |titulo = How to Upgrade Your Notebook Graphics Card Using DIY ViDOCK |urlmorta=não |arquivourl = https://web.archive.org/web/20131213054647/http://www.notebookreview.com/default.asp?newsID=5846&review=how+to+upgrade+laptop+graphics+notebook |arquivodata = 13 de dezembro de 2013}}</ref> No entanto, essas soluções são limitadas pelo tamanho (geralmente apenas x1) e pela versão do slot PCIe disponível em um laptop.

A interface Intel Thunderbolt forneceu uma nova opção para conectar-se a uma placa PCIe externamente. A Magma lançou o ExpressBox 3T, que pode conter até três placas PCIe (duas em x8 e uma em x4).<ref name="CvJwZ">{{Citation |primeiro1 = Anand |ultimo1 = Lal Shimpi |data = 7 de setembro de 2011 | url = http://www.anandtech.com/show/4743/the-thunderbolt-devices-trickle-in-magmas-expressbox-3t | newspaper = AnandTech |titulo = The Thunderbolt Devices Trickle In: Magma's ExpressBox 3T |urlmorta=não |arquivourl = https://web.archive.org/web/20160304201352/http://www.anandtech.com/show/4743/the-thunderbolt-devices-trickle-in-magmas-expressbox-3t |arquivodata = 4 de março de 2016}}</ref> A MSI também lançou o Thunderbolt GUS II, um chassi PCIe dedicado para placas de vídeo.<ref name="OLzu7">{{citar web |url = https://www.theverge.com/2012/1/10/2698168/msi-GUS-II-external-thunderbolt-gpu-enclosure |titulo = MSI GUS II external GPU enclosure with Thunderbolt |type = hands-on |website = The Verge |data = 10 de janeiro de 2012 |acessodata = 24 de outubro de 2022 |urlmorta=não |arquivourl = https://web.archive.org/web/20120213123659/http://www.theverge.com/2012/1/10/2698168/msi-GUS-II-external-thunderbolt-gpu-enclosure |arquivodata = 2012-02-13}}</ref> Outros produtos como o Echo Express da Sonnet<ref name="5LOrR">{{Citation |titulo = PCI express graphics, Thunderbolt | newspaper = Tom’s hardware |data = 17 de setembro de 2012 | url = http://www.tomshardware.com/reviews/pci-express-graphics-thunderbolt,3263-2.html}}</ref> e o mLink da mLogic são chassis Thunderbolt PCIe em um formato menor.<ref name="apXPa">{{Citation |data = 13 de dezembro de 2012 | newspaper = Engadget |titulo = M logics M link Thunderbold chassis no shipping | url = https://www.engadget.com/2012/12/13/mlogics-mlink-thunderbolt-chassis-now-shipping-399/ |urlmorta=não |arquivourl = https://web.archive.org/web/20170625182008/https://www.engadget.com/2012/12/13/mlogics-mlink-thunderbolt-chassis-now-shipping-399/ |arquivodata = 2017-06-25}}</ref>

Em 2017, foram introduzidos hubs de placas externas com mais recursos, como o Razer Core, que possui uma interface PCIe x16 completa.<ref name="PXbHS">{{Citation|ultimo1=Burns|primeiro1=Chris|titulo=2017 Razer Blade Stealth and Core V2 detailed|data=17 de outubro de 2017|url=https://www.slashgear.com/2017-razer-blade-stealth-and-core-v2-detailed-17504328/|newspaper=SlashGear|arquivourl=https://web.archive.org/web/20171017211631/https://www.slashgear.com/2017-razer-blade-stealth-and-core-v2-detailed-17504328/|urlmorta=não|arquivodata=17 de outubro de 2017}}</ref>

=== Dispositivos de armazenamento ===
[[File:PCIe card full height.jpg|thumb|Um [[Unidade de estado sólido|SSD]] [[OCZ]] RevoDrive, uma placa PCI Express x4 de altura completa]]
{{See also|NVM Express}}

O protocolo PCI Express pode ser usado como interface de dados para dispositivos de [[memória flash]], como cartões de memória e [[Unidade de estado sólido|unidades de estado sólido]] (SSDs).

O cartão XQD é um formato de cartão de memória que utiliza PCI Express, desenvolvido pela CompactFlash Association, com taxas de transferência de até 1 GB/s.<ref name="49Gx4">{{citar web |url=https://www.engadget.com/2011/12/08/compactflash-association-readies-next-gen-xqd-format-promises-w/ |titulo=CompactFlash Association readies next-gen XQD format, promises write speeds of 125 MB/s and up |publisher=Engadget |data=2011-12-08 |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20140519002107/http://www.engadget.com/2011/12/08/compactflash-association-readies-next-gen-xqd-format-promises-w/ |arquivodata=2014-05-19}}</ref>

Muitos SSDs de classe empresarial de alto desempenho são projetados como placas controladoras PCI Express RAID.{{carece de fontes}} Antes do NVMe ser padronizado, muitas dessas placas utilizavam interfaces proprietárias e drivers personalizados para se comunicar com o sistema operacional; eles tinham taxas de transferência muito mais altas (mais de 1 GB/s) e IOPS (mais de um milhão de operações de E/S por segundo) quando comparados aos drives Serial ATA ou [[Serial Attached SCSI|SAS]].{{quanto?}}<ref name="P3Feb">{{citar web |url = http://www.storagesearch.com/ssd-29.html |titulo = What's so very different about the design of Fusion-io's ioDrives / PCIe SSDs? |data = Dezembro de 2011 |acessodata = 24 de outubro de 2022 |author = Zsolt Kerekes |publisher = storagesearch.com |urlmorta=não |arquivourl = https://web.archive.org/web/20130923065816/http://www.storagesearch.com/ssd-29.html |arquivodata = 2013-09-23}}</ref><ref name="NeWKh">{{citar web |url = http://www.storagereview.com/fusionio_iodrive_duo_enterprise_pcie_review |titulo = Fusion-io ioDrive Duo Enterprise PCIe Review |data = 2012-07-16 |acessodata = 24 de outubro de 2022 |publisher = storagereview.com |urlmorta=sim |arquivourl = https://web.archive.org/web/20131004230049/http://www.storagereview.com/fusionio_iodrive_duo_enterprise_pcie_review |arquivodata = 2013-10-04}}</ref> Por exemplo, em 2011, a OCZ e a Marvell co-desenvolveram um controlador de unidade de estado sólido PCI Express nativo para um slot PCI Express 3.0 x16 com capacidade máxima de 12 TB e desempenho de transferências sequenciais de até 7,2 GB/s e até 2,52 milhões de IOPS em transferências aleatórias.<ref name="VLf63">{{citar web | url= http://www.xbitlabs.com/news/storage/display/20120110180208_OCZ_Demos_4TB_16TB_Solid_State_Drives_for_Enterprise.html |titulo= OCZ Demos 4 TiB, 16 TiB Solid-State Drives for Enterprise | publisher= X-bit labs |acessodata= 24 de outubro de 2022 |urlmorta=sim |arquivourl= https://web.archive.org/web/20130325121004/http://www.xbitlabs.com/news/storage/display/20120110180208_OCZ_Demos_4TB_16TB_Solid_State_Drives_for_Enterprise.html |arquivodata= 2013-03-25}}</ref>

SATA Express era uma interface para conectar SSDs através de portas compatíveis com SATA, opcionalmente fornecendo várias pistas PCI Express como uma conexão PCI Express pura para o dispositivo de armazenamento conectado.<ref name="ymSig">{{citar web |url=http://www.sata-io.org/technology/sataexpress.asp |titulo=Enabling Higher Speed Storage Applications with SATA Express |publisher=SATA-IO |acessodata=24 de outubro de 2022 |urlmorta=não |arquivourl=https://web.archive.org/web/20121127010238/http://www.sata-io.org/technology/sataexpress.asp |arquivodata=2012-11-27}}</ref> [[M.2]] é uma especificação para [[Placa de expansão|placas de expansão]] de computador montadas internamente e conectores associados, que também usa várias pistas PCI Express.<ref name="SNLQe">{{citar web |url = https://www.sata-io.org/sata-m2-card |titulo = SATA M.2 Card |publisher = SATA-IO |acessodata = 2013-09-14 |urlmorta=não |arquivourl = https://web.archive.org/web/20131003103042/https://www.sata-io.org/sata-m2-card |arquivodata = 2013-10-03}}</ref>

Os dispositivos de armazenamento PCI Express podem implementar a interface lógica [[Advanced Host Controller Interface|AHCI]] para compatibilidade com versões anteriores e a interface lógica [[NVM Express]] para operações de E/S muito mais rápidas, fornecidas pela utilização do paralelismo interno oferecido por esses dispositivos. SSDs de classe empresarial também podem implementar SCSI sobre PCI Express.<ref name="FJvMX">{{citar web |url= http://www.scsita.org/library/scsi-express/ |publisher= SCSI Trade Association |titulo= SCSI Express |acessodata= 24 de outubro de 2022 |urlmorta=sim |arquivourl= https://web.archive.org/web/20130127094133/http://www.scsita.org/library/scsi-express/ |arquivodata= 2013-01-27}}</ref>

=== Interconexão de cluster ===
Certos aplicativos de [[Centro de processamento de dados|data center]] (como grandes [[Cluster|clusters de computador]]) exigem o uso de interconexões de fibra óptica devido às limitações de distância inerentes ao cabeamento de cobre. Normalmente, um padrão orientado à rede, como Ethernet ou [[Fibre Channel]], é suficiente para esses aplicativos, mas em alguns casos a sobrecarga introduzida por protocolos [[Encaminhamento|roteáveis]] é indesejável e é necessária uma interconexão de nível inferior, como InfiniBand, RapidIO ou NUMAlink. Padrões de barramento local como PCIe e [[HyperTransport]] podem, em princípio, ser usados para esse fim,<ref name="YUum6">{{citar web |primeiro = Vijay |ultimo = Meduri | url = http://www.hpcwire.com/hpcwire/2011-01-24/a_case_for_pci_express_as_a_high-performance_cluster_interconnect.html |titulo = A Case for PCI Express as a High-Performance Cluster Interconnect | publisher = HPCwire |data = 2011-01-24 |acessodata = 24 de outubro de 2022 |urlmorta=não |arquivourl = https://web.archive.org/web/20130114041356/http://www.hpcwire.com/hpcwire/2011-01-24/a_case_for_pci_express_as_a_high-performance_cluster_interconnect.html |arquivodata = 2013-01-14}}</ref> mas a partir de 2015, as soluções estão disponíveis apenas em fornecedores de nicho, como Dolphin ICS e TTTech Auto.

== Procolos concorrentes ==
Outros padrões de comunicação baseados em arquiteturas seriais de alta largura de banda incluem InfiniBand, RapidIO, [[HyperTransport]], [[Intel QuickPath Interconnect]] e Mobile Industry Processor Interface (MIPI). As diferenças são baseadas nas compensações entre flexibilidade e extensibilidade versus latência e sobrecarga. Por exemplo, tornar o sistema hot-pluggable, como no Infiniband, mas não no PCI Express, requer que o software rastreie alterações na topologia da rede.{{carece de fontes}}

Outro exemplo é tornar os pacotes mais curtos para diminuir a latência (como é necessário se um barramento deve operar como uma interface de memória). Pacotes menores significam que os cabeçalhos dos pacotes consomem uma porcentagem maior do pacote, diminuindo assim a largura de banda efetiva. Exemplos de protocolos de barramento projetados para essa finalidade são RapidIO e HyperTransport.{{carece de fontes}}

O PCI Express fica em algum lugar no meio, direcionado por design como uma interconexão de sistema (barramento local) em vez de uma interconexão de dispositivos ou protocolo de rede roteado. Além disso, seu objetivo de design de transparência de software restringe o protocolo e aumenta um pouco sua latência.{{carece de fontes}}

Atrasos nas implementações do PCIe 4.0 levaram ao consórcio Gen-Z, ao esforço CCIX e a uma Coherent Accelerator Processor Interface (CAPI) aberta, todos anunciados até o final de 2016.<ref name="1Jwlv">{{citar noticia |titulo= New PCI Express 4.0 delay may empower next-gen alternatives |author= Evan Koblentz |data= 3 de fevereiro de 2017 |work= Tech Republic |url= http://www.techrepublic.com/article/new-pci-express-4-0-delay-may-empower-next-gen-alternatives/ |acessodata= 24 de outubro de 2022 |urlmorta=não |arquivourl= https://web.archive.org/web/20170401143837/http://www.techrepublic.com/article/new-pci-express-4-0-delay-may-empower-next-gen-alternatives/ |arquivodata= 1 de abril de 2017}}</ref>

Em 11 de março de 2019, a Intel apresentou o Compute Express Link (CXL), um novo barramento de interconexão, baseado na infraestrutura de camada física PCI Express 5.0. Os promotores iniciais da especificação CXL incluíam: [[Alibaba Group|Alibaba]], [[Cisco Systems|Cisco]], [[Dell EMC]], [[Facebook]], [[Google]], [[Hewlett Packard Enterprise|HPE]], [[Huawei]], [[Intel]] e [[Microsoft]].<ref name="aJ00L">{{citar web|url=https://www.anandtech.com/show/14068/cxl-specification-1-released-new-industry-high-speed-interconnect-from-intel|titulo=CXL Specification 1.0 Released: New Industry High-Speed Interconnect From Intel|ultimo=Cutress|primeiro=Ian|website=www.anandtech.com|acessodata=24 de outubro de 2022}}</ref>

== Lista de integradores ==
A Lista de Integradores PCI-SIG lista produtos feitos por empresas membros do PCI-SIG que passaram nos testes de conformidade. A lista inclui switches, bridges, NICs, SSDs, etc.<ref name="9ps7Q">{{citar web|url=http://pcisig.com/developers/integrators-list|titulo=Integrators List {{!}} PCI-SIG|website=pcisig.com|acessodata=24 de outubro de 2022}}</ref>

== Ver também ==
{{Portal|Eletrônica}}

*[[Peripheral Component Interconnect]]

{{Notas}}

{{referências}}

== Leitura adicional ==
* {{Citation |titulo = PCI Express System Architecture | series = Mind share PC system architecture | editor-first = Joseph ‘Joe’ | editor-last = Winkles |primeiro1 = Ravi |ultimo1 = Budruk |primeiro2 = Don |ultimo2 = Anderson |primeiro3 = Tom |ultimo3 = Shanley | year = 2003 | isbn = 978-0-321-15630-3 | publisher = Addison-Wesley}}, 1120 pp.
* {{Citation |primeiro1 = Edward |ultimo1 = Solari |primeiro2 = Brad |ultimo2 = Congdon | publisher = Intel |titulo = Complete PCI Express Reference: Design Implications for Hardware and Software Developers | year = 2003 | isbn = 978-0-9717861-9-6}}, 1056 pp.
* {{Citation |primeiro1 = Adam |ultimo1 = Wilen |primeiro2 = Justin P |ultimo2 = Schade |primeiro3 = Ron |ultimo3 = Thornburg |data=Abril de 2003 |titulo = Introduction to PCI Express: A Hardware and Software Developer's Guide | isbn = 978-0-9702846-9-3 | publisher = Intel}}, 325 pp.

== Ligações externas ==
{{Commons|PCI Express}} 
* [https://pcisig.com/specifications PCI-SIG Specifications]


{{DEFAULTSORT:Pci Express}}
{{Componentes básicos do computador}}
[[Categoria:Barramentos de computador]]
[[Categoria:Normas de computadores]]